Comment insérer un tampon LVDS entre un Altera

Environnement

ID du bug: 22011131652

Édition Quartus

Édition d'abonnement Intel® Quartus® II

Version trouvée: 12.1

Propriété intellectuelle FPGA

PLL

Version trouvée: 12.1

Descriptif

Un tampon LVDS doit être inséré entre un Altera_PLL et ALTLVDS_RX ou ALTLVDS_TX méga fonction lorsqu’il est utilisé en mode PLL externe pour les périphériques Cyclone® V, Arria® V et Stratix® V lorsque l’une des options suivantes est activée :

Activer la reconfiguration dynamique du PLL
Activer l’accès aux ports de déphasage dynamique
Activer les paramètres d’horloge de sortie physique

Résolution

Téléchargez ce document pratique pour savoir comment ajouter une mémoire tampon LVDS intermédiaire entre la PLL externe et l’IP ALTLVDS.

La procédure fait référence à des exemples de conceptions que vous pouvez télécharger en VHDL ou Verilog pour chacun des périphériques Cyclone® V, Arria® V et Stratix® V :

Produits associés

Cet article concerne 15 produits

FPGA Stratix® V GX

FPGA Cyclone® V E

FPGA SoC Cyclone® V SX

FPGA Arria® V GZ

FPGA SoC Cyclone® V SE

FPGA Stratix® V GT

FPGA Stratix® V GS

FPGA SoC Cyclone® V ST

FPGA Cyclone® V GT

FPGA Arria® V GT

FPGA Cyclone® V GX

FPGA Arria® V GX

FPGA SoC Arria® V SX

FPGA SoC Arria® V ST

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