En raison d’un problème dans les versions 12.1 et ultérieures du logiciel Quartus® II, il est possible que vous voyiez cette erreur dans Cyclone® périphériques V lors de l’utilisation du ALTLVDS_RX Intel FPGA IP en mode PLL (external phase-locked loop).
Erreur : le nœud de bloc IR FIFO USERDES « lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2 » n’est pas correctement connecté sur le port « WRITECLK ». Il doit être connecté à l’un des ports valides répertoriés ci-dessous. Infos : Peut être connecté au port LOADEN de arriav_pll_lvds_output WYSIWYGInfo : Peut être connecté au port OUTCLK de generic_pll WYSIWYGInfo : peut être connecté au port LVDSCLK de cyclonev_pll_lvds_output WYSIWYGInfo : peut être connecté au port OUTCLK de arriav_clkena WYSIWYG
Pour contourner ce problème, une mémoire tampon LVDS doit être insérée entre la PLL externe et l’instance ALTLVDS sur le rx_inclock et les ports rx_enable .
Reportez-vous à la solution connexe dans la section Articles connexes pour savoir comment ajouter une mémoire tampon LVDS intermédiaire entre la PLL externe et la Intel FPGA IP ALTLVDS.