En raison d’un problème dans les versions 12.1 et ultérieures du logiciel Quartus® II, il est possible que vous voyiez cette erreur dans Stratix® périphériques V lors de l’utilisation de la méga-fonction ALTLVDS_RX en mode PLL externe.
Erreur : le nœud de réception SERDES « lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|rx_0 » n’est pas correctement connecté sur le port « CLOCK0 ». Il doit être connecté à l’un des ports valides répertoriés ci-dessous. Infos : Peut être connecté au port LVDSCLK de stratixv_pll_lvds_output WYSIWYGInfo : peut être connecté au port OUTCLK de generic_pll WYSIWYG
Pour contourner ce problème, une mémoire tampon LVDS doit être insérée entre la pll externe et l’instance ALTLVDS sur le rx_inclock et les ports rx_enable.
Consultez l’article ci-dessous pour savoir comment ajouter une mémoire tampon LVDS intermédiaire entre la PLL externe et l’IP ALTLVDS.
Ce problème est résolu à partir de Intel® Quartus® logiciel Prime Pro Edition version 12.1.