Vous pouvez voir cette erreur dans les versions 13.1 et ultérieures du logiciel Quartus® II lors de la mise en œuvre de l’IP ALTLVDS_RX avec Altera_PLL externe et l’alignement de phase dynamique (DPA) activés avec plus de deux canaux dans Arria® périphériques V.
Pour contourner ce problème, suivez d’abord les étapes d’implémentation de ALTLVDS_RX et ALTLVDS_TX avec le mode PLL externe, comme décrit dans les solutions associées.
Ensuite, après avoir exécuté Analyse et synthèse dans le logiciel Quartus II, copiez le module lvds_rx_lvds_rx du contenu du fichier db/lvds_rx_lvds_rx.v dans le fichier lvds_rx.v.
Cela ajoutera le module lvds_rx_lvds_rx dans le fichier lvds_rx.v.
Assurez-vous que toutes les occurrences de rx_dpaclock est 8 bits et que toutes les connexions de rx_dpaclock sont correctes.
Par exemple,
.dpaclkin(rx_dpaclock),
Au lieu de:
.dpaclkin({8{rx_dpaclock}}),