FPGA Cyclone® V et FPGA SoC
Le FPGA Cyclone® V a une consommation totale inférieure à celle de la génération précédente, des capacités d'intégration logique efficaces, des variantes d'émetteur-récepteur embarquées et des variantes de FPGA SoC avec un système de processeur dur (HPS) basé sur ARM*. La famille de produits est recommandée pour les applications et conceptions Intel Edge-Centric.
Choisissez parmi les variantes suivantes : FPGA Cyclone® VE avec logique uniquement, FPGA Cyclone® V GX avec émetteurs-récepteurs 3,125 Gbit/s, FPGA Cyclone® V GT avec émetteurs-récepteurs 6,144 Gbit/s, SoC Cyclone® V SE avec système de processeur dur (HPS) basé sur ARM* et logique, SoC Cyclone® V SX avec HPS basé sur ARM* et émetteurs-récepteurs 3,125 Gbit/s et SoC Cyclone® V ST avec HPS basé sur ARM* et émetteurs-récepteurs 6,144 Gbit/s.
Voir aussi : Logiciel de conception FPGA, boutique de conception, téléchargements, communauté et assistance technique
FPGA Cyclone® V et FPGA SoC
Architecture de la famille
Architecture Cyclone® V
Les FPGA Cyclone® V perpétuent la tradition de la famille d'appareils Intel® Cyclone® d'une combinaison sans précédent de faible consommation, de fonctionnalités élevées et de faible coût. Le FPGA Cyclone® V comprend désormais un système de processeur dur (HPS) intégré en option - composé de processeurs, de périphériques et d'un contrôleur de mémoire - avec la structure FPGA utilisant une dorsale d'interconnexion à large bande passante. La combinaison du HPS avec la structure FPGA basse consommation 28 nm d'Intel offre les performances et l'écosystème d'un processeur ARM* de classe application avec la flexibilité, le faible coût et la faible consommation d'énergie des FPGA Cyclone® V.
L'architecture centrale Cyclone® V FPGA comprend les éléments suivants :
- Jusqu'à 300 000 éléments logiques équivalents (LE) disposés en colonnes verticales de modules logiques adaptatifs (ALM).
- Jusqu'à 12 Mo de mémoire embarquée disposés en blocs de 10 Ko (M10K).
- Jusqu'à 1,7 Mo de blocs de réseau logique de mémoire distribuée (MLAB).
- Jusqu'à 342 blocs de traitement numérique du signal (DSP) à précision variable pouvant implémenter jusqu'à 684 multiplicateurs intégrés 18x18.
- Huit boucles à verrouillage de phase (PLL) à synthèse d'horloge fractionnaire.
Toutes ces ressources logiques sont interconnectées via un réseau de synchronisation hautement flexible, avec plus de 30 arborescences d'horloges globales et une version à puissance optimisée de l'architecture de routage MultiTrack hautes performances d'Intel.
Prise en charge d'interface flexible
Les FPGA Cyclone® V offrent une prise en charge d'interface flexible avec jusqu'à 12 émetteurs-récepteurs de 5 Gbit/s sur le côté gauche de la puce. La matrice logique et de routage est entourée d'éléments d'E/S et de PLL. Les appareils Cyclone® V possèdent deux à huit PLL. Les éléments d'E/S prennent en charge 840 MHz LVDS et 800 Mbit/s de bande passante mémoire externe. Ces éléments d'E/S prennent en charge toutes les normes d'E/S différentielles et asymétriques courantes, notamment 3,3 V LVTTL avec une puissance d'entraînement jusqu'à 16 mA.
IP matérielle abondante
Les FPGA Cyclone® V incluent des blocs de propriété intellectuelle (IP) matériels, notamment un HPS basé sur ARM*, jusqu'à deux blocs IP matériels PCI Express* (PCIe*) et jusqu'à deux contrôleurs de mémoire multiport renforcés. Le bloc PCIe renforcé prend en charge des largeurs allant jusqu'à quatre voies pour les applications Gen1 et quatre voies pour les applications Gen2, et inclut désormais la prise en charge multifonction. La prise en charge multifonction permet à huit périphériques maximum de partager une seule liaison PCIe avec une carte mémoire individuelle et des registres de contrôle et d'état (CSR) pour simplifier le développement de pilotes logiciels. Le contrôleur de mémoire multiport renforcé peut arbitrer jusqu'à six maîtres différents et offre une réorganisation des commandes et des données pour maximiser l'efficacité de votre liaison DRAM.
Sécurité de conception
Pour protéger vos précieux investissements IP, les FPGA Cyclone® V offrent également la protection de conception la plus complète disponible dans les FPGA, notamment le cryptage AES (Advanced Encryption Standard) 256 bits, la protection des ports JTAG, l'oscillateur interne, la mise à zéro (effacement actif) et les fonctionnalités de vérification de redondance cyclique (CRC).
Connectivité
Contrôleur de mémoire multiport
Le bloc de propriété intellectuelle matérielle (IP) du contrôleur de mémoire multiport apporte un nouveau niveau de productivité et d'avantages en matière de durée de mise sur le marché. Les fonctionnalités avancées de prise en charge de la réorganisation des commandes et des données augmentent considérablement l'efficacité de votre interface DRAM. Le contrôleur de mémoire multiport facilite la fermeture de la synchronisation et réduit le nombre d'E/S en permettant à jusqu'à six fonctions de partager un seul périphérique de mémoire, économisant ainsi de l'espace sur le circuit imprimé et augmentant l'efficacité du bus. En conséquence, vous économisez du temps, des coûts système et de l'énergie.
Puissance
Consommation d'énergie du Cyclone® V par rapport aux FPGA de la génération précédente
Silicium et optimisations architecturales
Intel a pris des mesures importantes pour réduire la consommation des FPGA Cyclone® V, notamment grâce à l'utilisation de la technologie de processus LP 28 nm, une tension de cœur réduite, une sélection rigoureuse de transistors à faible VT et à VT élevé pour réduire la puissance statique, une capacité de grille plus faible, une architecture d'émetteur-récepteur à puissance optimisée et une quantité accrue de propriété intellectuelle renforcée (IP). Par exemple, le nouveau bloc IP dur du contrôleur de mémoire multiport et le bloc IP dur PCI Express* consomment respectivement moins de 10 % et 20 % de leurs implémentations logiques logicielles. Ces blocs ainsi que les blocs émetteurs-récepteurs peuvent être arrêtés s'ils ne sont pas utilisés, fournissant ainsi un mécanisme pour réduire davantage la consommation électrique totale de votre conception.
Avantages de la faible consommation
La combinaison d'une intégration accrue et d'un FPGA Cyclone® V basse consommation se traduit par des avantages significatifs au niveau du système pour une variété d'applications
Appareils portables ou alimentés par batterie.
Environnements à espace restreint et autres environnements thermiquement exigeants.
Applications qui requièrent une bonne rentabilité dans lesquelles les systèmes de refroidissement ne sont pas rentables.
Système de processeur dur Cyclone® V SoC
Backbone d'interconnexion HPS à FPGA à large bande passante
Bien que le HPS et le FPGA puissent fonctionner indépendamment, ils sont étroitement couplés via une interconnexion système à large bande passante construite à partir de ponts de bus ARM* AMBA AXI hautes performances. Les maîtres de bus IP dans la matrice FPGA ont accès aux esclaves de bus HPS via l'interconnexion FPGA à HPS. De même, les maîtres de bus HPS ont accès aux esclaves de bus dans la structure FPGA via le pont HPS-FPGA. Les deux ponts sont conformes à la norme AMBA AXI-3 et prennent en charge les transactions de lecture et d'écriture simultanées. Jusqu'à six maîtres FPGA peuvent partager le contrôleur HPS SDRAM avec le processeur. De plus, le processeur peut être utilisé pour configurer la matrice FPGA sous le contrôle du programme via un port de configuration 32 bits dédié.
- HPS vers FPGA : interface AMBA AXI 32, 64 ou 128 bits configurable.
- FPGA vers HPS : interface AMBA AXI configurable 32, 64 ou 128 bits.
- Contrôleur SDRAM FPGA vers HPS : jusqu'à 6 maîtres (ports de commande), 4 ports de données de lecture 64 bits et 4 ports de données d'écriture 64 bits.
- Gestionnaire de configuration FPGA 32 bits.
Fonctionnalités HPS
Processeur double cœur ARM* Cortex*-A9 MPCore* 925 MHz. Chaque cœur de processeur comprend :
- Cache d'instructions L1 de 32 Ko, cache de données L1 de 32 Ko.
- Unité à virgule flottante simple et double précision et moteur multimédia NEON*.
- Technologie de débogage et de traçage CoreSight*.
- Cache L2 partagé de 512 Ko
- 64 Ko de RAM de travail
- Contrôleur SDRAM multiport avec prise en charge de DDR2, DDR3 et LPDDR2 et prise en charge du code de correction d'erreur (ECC) en option
- Contrôleur avec accès direct à la mémoire (DMA) à 8 canaux.
- Contrôleur Flash QSPI
- Contrôleur flash NAND avec DMA
- Contrôleur SD/SDIO/MMC avec DMA
- 2x 10/100/1000 Ethernet Media Access Control (MAC) avec DMA.
- 2 contrôleurs USB On-the-Go (OTG) avec DMA
- 4 contrôleurs I2C
- 2x UART
- 2 périphériques maîtres d'interface périphérique série (SPI), 2 périphériques esclaves SPI
- Jusqu'à 134 E/S à usage général (GPIO).
- 7 minuteurs à usage général
- 4 minuteurs de surveillance
FPGA Cyclone® V GX : Présentation de l'émetteur-récepteur
Tous les émetteurs-récepteurs à faible coût ne sont pas créés de la même manière. La famille de FPGA Cyclone® V a une flexibilité qui vous aide à utiliser pleinement toutes les ressources d'émetteur-récepteur disponibles et à conserver les conceptions dans un appareil plus petit et moins coûteux. Les FPGA Cyclone® V offrent la plus grande flexibilité dans la mise en œuvre de protocoles indépendants, la mise en œuvre de protocoles propriétaires avec un bloc de construction renforcé, le tout avec la plus faible consommation possible.
En fournissant les FPGA les moins chers et les moins gourmands du marché, la famille de FPGA Cyclone® V d'Intel élargit la série de FPGA Cyclone®. Le leadership d'Intel en matière d'émetteurs-récepteurs est réaffirmé avec la création d'E/S d'émetteur-récepteur fonctionnel dans une conception FPGA. Regardez la vidéo ci-dessous pour voir les FPGA Cyclone® V en action.
La série Cyclone® V FPGA offre deux variantes pour répondre à vos besoins de conception : les FPGA Cyclone® V GX avec émetteurs-récepteurs jusqu'à 3,125 G et les FPGA Cyclone® V GT avec émetteurs-récepteurs jusqu'à 6,144 G.
Principales caractéristiques de l'émetteur-récepteur
- Jusqu'à douze émetteurs-récepteurs prenant en charge des débits de données de 600 Mbit/s à 3,125 Gbit/s ou 6,144 Gbit/s.
- Chemin de données d'émetteur-récepteur flexible et facile à configurer pour mettre en œuvre des protocoles propriétaires et standard du secteur.
- Paramètres de préaccentuation programmables et tension de sortie différentielle réglable (VOD) pour une meilleure intégrité du signal (SI).
- Égalisation du récepteur contrôlée par l'utilisateur pour compenser les pertes dépendant de la fréquence dans le support physique.
- Reconfiguration dynamique de l'émetteur-récepteur pour prendre en charge plusieurs protocoles et débits de données sur le même canal sans reprogrammer le FPGA.
- Prise en charge des fonctionnalités de protocole telles que l'horloge à spectre étalé dans les configurations PCI Express* (PCIe*), Common Public Radio Interface (CPRI), DisplayPort, V-by-One et SATA.
- Circuits dédiés compatibles avec l'interface physique pour PCIe*, XAUI et Gbit/s Ethernet (GbE).
- Interface PIPE qui se connecte directement à la propriété intellectuelle matérielle (IP) intégrée PCIe* Gen1 (2,5 Gbit/s) et Gen2 (5 Gbit/s) pour prendre en charge les applications de point de terminaison ou de port racine x1, x2 ou x4 conformes PCI-SIG*.
- Ordre des octets intégré pour qu'une trame ou un paquet commence toujours dans une voie d'octets connue.
- Encodeur/décodeur 8B/10B qui effectue un codage 8 bits à 10 bits et un décodage 10 bits à 8 bits
- Régulateurs d'alimentation embarqués pour la pompe de charge à boucle à verrouillage de phase (PLL) de l'émetteur et du récepteur et l'oscillateur commandé en tension (VCO) pour une immunité supérieure au bruit.
- Découplage de l'alimentation sur puce pour répondre aux exigences de courant transitoire à des fréquences plus élevées, ce qui réduit le besoin de condensateurs de découplage intégrés.
- Fonctions de diagnostic telles que le bouclage série, le bouclage parallèle, le bouclage série inversé et la capacité maître et esclave de bouclage dans le bloc IP dur PCIe* conforme PCI-SIG*.
Le schéma fonctionnel PCS montre les émetteurs-récepteurs Cyclone® V FPGA, à la fois la connexion au support physique (PMA) et la sous-couche de codage physique (PCS). Les blocs au sein du PCS peuvent être contournés, en fonction de vos besoins.
Figure 1. Schéma fonctionnel des émetteurs-récepteurs FPGA Cyclone® V, PMA et PCS
Autres ressources
Découvrez d'autres contenus liés aux dispositifs Intel® FPGA, notamment les cartes de développement, la propriété intellectuelle, l'assistance, etc.
Ressources d'assistance
Centre de ressources pour la formation, la documentation, les téléchargements, les outils et les options d'assistance.
Cartes de développement
Commencez avec nos FPGA et accélérez votre mise sur le marché grâce au matériel et aux conceptions validés par Intel.
Propriété intellectuelle
Raccourcissez votre cycle de conception grâce à un large portefeuille de cœurs IP et de conceptions de référence validés par Intel.
Logiciel de conception FPGA
Découvrez le logiciel Quartus Prime et sa suite d'outils d'amélioration de la productivité qui vous permettent de réaliser rapidement vos conceptions matérielles et logicielles.
Contact commercial
Contactez le service commercial pour vos besoins en matière de conception et d'accélération du produit Intel® FPGA.
Points de vente
Contactez un distributeur Intel® agréé dès aujourd'hui.