Centre d’assistance IP pour les interfaces de mémoire externe
La page d’assistance de l’interface EMIF (External Memory Interface) fournit le processus de conception d’Intel FPGAs du début à la fin.
Introduction
La page d’assistance EMIF (External Memory Interface) vous aidera à trouver des informations concernant les FPGAs Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 et Intel® Cyclone® 10 sur la planification, la conception, la mise en œuvre et la vérification de vos interfaces de mémoire externe. Vous trouverez également des ressources de débogage, de formation et d’autres ressources sur cette page.
Cette page est configurée pour vous guider tout au long du processus de conception du début à la fin.
Pour obtenir des ressources d’assistance concernant d’autres FPGAs, recherchez dans les liens suivants : documentation FPGA, cours de formation, vidéos, exemples de conception et base de connaissances.
1. Sélection de l’appareil
Comment sélectionner un appareil ?
Deux outils sont disponibles pour vous aider à sélectionner une Intel® FPGA en fonction de vos besoins en mémoire :
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Sélecteur de périphérique EMIF |
Estimateur de spécifications EMIF |
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Fonctionnalités |
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Prise en charge des appareils |
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Ressources |
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Outils EMIF |
Comment sélectionner une propriété intellectuelle (IP) de mémoire externe ?
Pour en savoir plus sur les différentes propriétés intellectuelles (IP) de mémoire disponibles, reportez-vous au cursus de formation en ligne suivant :
Cours de formation |
Description |
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Introduction aux interfaces mémoire IP dans les périphériques Intel FPGA |
Ce cours couvre les différentes options d’interface mémoire externe disponibles, ainsi que les fonctionnalités architecturales et du contrôleur de mémoire matérielle pour les FPGAs Intel Stratix 10 et Intel Arria 10. |
Ce cours couvre les avantages de l’intégration de la mémoire à large bande passante dans les périphériques FPGA Intel Stratix 10 MX, les caractéristiques et les options du contrôleur HBM renforcé et la façon de générer l’IP HBM2. |
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Ce cours couvre les fonctionnalités et options du contrôleur HBM renforcé et de l’interface Arm* AMBA 4 AXI entre le contrôleur et la logique utilisateur. |
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Ce cours couvre les caractéristiques de la mémoire SDRAM du sous-système de processeur dur (HPS) et de l’architecture de pont AMBA AXI. |
2. Guides de l’utilisateur et documentation
Appareils Intel Agilex® 7 | Intel® Stratix® | 10 appareils Intel® Arria® 10 appareilsIntel® Cylcone® 10 Guides | d’utilisation supplémentaires | |
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3. Génération d’IP EMIF
Où puis-je trouver des informations sur la PI EMIF ?
Pour plus d’informations sur la propriété intellectuelle (IP) de l’interface de mémoire externe (EMIF), reportez-vous aux guides de l’utilisateur suivants de l’IP des interfaces de mémoire externe :
- Reportez-vous à la section « Guides de l’utilisateur »
Comment générer l’IP EMIF ?
Pour obtenir des informations détaillées sur les paramètres de propriété intellectuelle (IP) de l’interface mémoire externe (EMIF), reportez-vous aux sections spécifiques au protocole suivantes dans les guides de l’utilisateur IP EMIF suivants :
Sujet |
Intel Agilex 7 |
Intel Stratix 10 |
Intel Arria 10 |
Intel Cyclone 10 |
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Description des paramètres de l’IP EMIF |
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Note: Pour plus d’informations sur la façon de générer l’IP EMIF, reportez-vous aux sections Guides de l’utilisateur et Cours de formation et Vidéos ci-dessous. |
Comment effectuer une simulation fonctionnelle ?
Pour obtenir des informations détaillées sur la simulation de la propriété intellectuelle (IP) de l’interface mémoire externe (EMIF), reportez-vous à la section suivante des guides de l’utilisateur EMIF IP :
IP EMIF Intel Agilex® 7 FPGA – IP de simulation de la mémoire - Intel Stratix 10 simulant l’IP de la mémoire
- Intel Stratix 10 MX simulant HBM2 IP
- Intel Arria 10 simulant l’IP de la mémoire
- Intel Cyclone 10 simulant l’IP de la mémoire
Pour obtenir des instructions sur la façon de générer un exemple de conception de simulation EMIF et d’exécuter des simulations à l’aide du logiciel de simulation ModelSim*-Intel FPGA, reportez-vous aux sections suivantes des guides de l’utilisateur des exemples de conception IP EMIF :
- Intel Agilex® 7 FPGA - Génération de l’exemple de conception EMIF pour la simulation
- Intel Stratix 10 génération de l’exemple de conception EMIF pour la simulation
- Intel Arria 10 génération de l’exemple de conception EMIF pour la simulation
- Intel Cyclone 10 génération de l’exemple de conception EMIF pour la simulation
Pour plus d’informations sur la vérification d’une conception EMIF, reportez-vous à la section « Training Courses and Video » (Cours de formation et vidéo) du cours « Vérification de l’IP des interfaces mémoire ».
Où puis-je trouver de l’information sur FPGA ressource et le placement des NIP ?
Pour obtenir des informations détaillées sur les broches de l’interface de mémoire externe (EMIF), reportez-vous aux sections spécifiques au protocole suivantes dans les guides de l’utilisateur suivants de la propriété intellectuelle (IP) EMIF :
Pour un placement simplifié des E/S, reportez-vous au Planificateur d’interface pour obtenir un outil glisser-déposer facile à utiliser, disponible dans le logiciel Intel Quartus Prime Pro Edition pour les Intel Arria FPGAs 10 et Intel Stratix 10. Reportez-vous aux vidéos suivantes pour en savoir plus sur l’utilisation du Planificateur d’interface et ses avantages :
- Présentation de BluePrint Platform Designer pour les conceptions d’interfaces de mémoire externe Partie 1 sur 2
- Présentation de BluePrint Platform Designer pour les conceptions d’interfaces de mémoire externe Partie 2 de 2
Pour plus d’informations sur Interface Planner pour les affectations d’emplacement de ressources, reportez-vous au programme de formation en ligne suivant :
Cours de formation |
Description |
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Conception de systèmes d’E/S rapides et faciles avec planificateur d’interface |
Ce cours explique comment mettre en œuvre un plan d’étage de ressources de conception à l’aide d’Interface Planner. |
Autres ressources
Qu’est-ce que Ping Pong PHY ?
- Ping Pong PHY permet à deux interfaces mémoire de partager les bus d’adresse et de commande. Ceci est pris en charge pour les protocoles DDR3 et DDR4 ainsi que pour les Stratix® V, Intel Arria 10 et Intel Stratix 10 FPGAs. Reportez-vous à la vidéo suivante pour plus d’informations sur le concept de Ping Pong PHY, ses avantages et une analyse des résultats de simulation :
Où puis-je trouver de l’information sur PHYLite ?
- ThePHYLite IP vous permet de construire des blocs PHY d’interface mémoire personnalisés pour Intel Arria 10 et Intel Stratix 10 FPGAs. Pour des informations détaillées sur l’IP PHYLite, reportez-vous au guide de l’utilisateur suivant :
- Pour des informations détaillées sur la façon d’attribuer correctement les brochages pour PHYLite en fonction des différentes tailles de groupe DQ / DQS, reportez-vous à la vidéo suivante :
- Vidéo de placement des broches du groupe PHYLite (Remarque : la vidéo s’applique également aux appareils Intel Stratix 10.)
- L’IP PHYLite prend en charge de nombreuses normes d’E/S et valeurs de terminaison différentes sur les tampons d’entrée et de sortie pour les Intel Arria 10 et Intel Stratix 10 FPGAs. Reportez-vous à la vidéo suivante pour savoir comment créer un bloc de terminaison sur puce (OCT) et comment l’associer au tampon d’E/S terminé dans l’IP PHYLite :
4. Conception et simulation de la carte mère
Où puis-je trouver des informations sur la disposition et la conception des cartes ?
Pour obtenir des informations détaillées sur la disposition et la conception des cartes EMIF (External Memory Interface), reportez-vous aux sections spécifiques au protocole suivantes des guides de l’utilisateur de la propriété intellectuelle (IP) EMIF suivants :
Comment effectuer une simulation de carte/canal ?
Pour plus d’informations sur la mesure des interférences intersymboles (ISI) et de la diaphonie, l’organisation des broches de commande, d’adresse, de contrôle et de données, et les restrictions de placement des bancs d’E/S, reportez-vous aux directives suivantes :
Comment calculer l’inclinaison de la carte et la perte de canal ?
Deux outils sont disponibles pour vous aider à calculer l’asymétrie de la carte et la perte de canal :
Sujet |
Outil de paramètre d’inclinaison de la carte |
Outil de calcul des pertes de canaux |
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Fonctionnalités |
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Soutien |
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Outils |
Où puis-je trouver de l’information sur la fermeture du calendrier ?
Pour plus d’informations sur la fermeture de la synchronisation de l’interface mémoire externe (EMIF), reportez-vous à la section suivante des guides de l’utilisateur de la propriété intellectuelle (IP) EMIF :
5. Débogage
Comment déboguer ma conception d’interface de mémoire externe ?
Pour plus d’informations sur le débogage de la propriété intellectuelle (IP) de l’interface mémoire externe (EMIF), reportez-vous à la section suivante des guides de l’utilisateur EMIF IP :
Le principal outil disponible pour le débogage est le kit d’outils de débogage EMIF :
Sujet |
Kit d’outils de débogage EMIF |
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Fonctionnalités |
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Soutien |
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Accessibilité |
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Comment utiliser la boîte à outils de débogage EMIF ?
Pour obtenir des instructions étape par étape sur la façon de connecter en série plusieurs interfaces mémoire pour assurer la compatibilité avec le kit d’outils de débogage EMIF, reportez-vous au guide de l’utilisateur suivant :
La fonctionnalité Diagramme oculaire 2D en lecture/écriture disponible dans la boîte à outils de débogage EMIF génère des diagrammes oculaires en lecture et écriture pour chaque broche de données. Reportez-vous à la vidéo suivante pour obtenir des informations sur les paramètres de référence de tension importants pendant le processus de génération d’IP EMIF et comment utiliser la fonction de diagramme de l’œil 2D :
Le générateur de trafic 2.0 vous permet de tester et de déboguer votre interface de mémoire externe à l’aide de modèles de trafic et de test personnalisables. Reportez-vous au guide et aux vidéos suivants pour obtenir des informations détaillées sur l’utilisation de la fonctionnalité Générateur de trafic 2.0 :
- Guide du générateur de trafic 2.0
- Vidéo Traffic Generator 2.0 (à venir)
La fonction de marge du pilote vous permet de capturer des données de marge de lecture et d’écriture par broche pendant le trafic en mode utilisateur. Reportez-vous aux vidéos suivantes pour en savoir plus sur les différences entre les marges des pilotes et celles de calibration, ainsi que pour obtenir des instructions sur l’utilisation de la fonction de marge des pilotes :
Pour plus d’informations sur le débogage d’une conception EMIF, reportez-vous au programme de formation en ligne suivant :
Cours de formation |
Description |
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Débogage sur puce des interfaces mémoire IP dans les périphériques Intel® FPGA |
Ce cours explique comment effectuer un débogage à l’aide du kit d’outils EMIF ou du kit d’outils de débogage sur puce, comment utiliser Traffic Generator 2.0 et configurer plusieurs conceptions d’interface mémoire pour assurer la compatibilité avec ces outils de débogage. |
Où puis-je trouver des informations sur l’optimisation des performances du contrôleur ?
Pour plus d’informations sur les performances et l’efficacité du contrôleur, reportez-vous à la section suivante des guides de l’utilisateur de la propriété intellectuelle (IP) des interfaces de mémoire externe (EMIF) :
Comment puis-je prendre connaissance des problèmes connus concernant les EMIF ?
Pour obtenir des informations sur les problèmes actuels et connus concernant la PI EMIF, reportez-vous à la base de connaissances :
6. Cours de formation et vidéos rapides
Formations
Périphérique Intel Agilex 7
- Introduction aux interfaces mémoire dans Intel Agilex® 7 FPGAs séries F et I
- Intégration d’interfaces mémoire dans Intel Agilex® 7 FPGAs séries F et I
- Vérification des interfaces mémoire dans Intel Agilex® 7 FPGAs séries F et I
- Débogage sur puce des interfaces mémoire dans Intel Agilex® 7 FPGAs séries F et I
Intel Arria périphériques 10 et Intel Stratix 10
- Introduction à l’IP des interfaces mémoire dans les périphériques Intel® FPGA
- Intégration de l’IP des interfaces mémoire dans les périphériques Intel® FPGA
- Vérification de l’IP des interfaces mémoire dans les périphériques Intel® FPGA
- Débogage sur puce des interfaces mémoire IP dans les périphériques Intel® FPGA
- Interfaces de mémoire à large bande passante (HBM2) dans les périphériques Intel Stratix 10 MX : implémentation
Vidéos rapides
- DDR4 Ping-Pong Phy (les appareils pris en charge sont Stratix V, Intel Arria 10 et Intel Stratix 10)
- Présentation de BluePrint platform designer for External Memory Interface Design, partie 1 sur 2
- Présentation de BluePrint platform designer pour la conception d’interfaces de mémoire externe, partie 2 sur 2
- Réalignement des packages dans Intel FPGA interfaces de mémoire externe
- Synchronisation de la carte pour l’IP EMIF Intel Arria 10
- Mise en œuvre d’une contrainte excessive dans l’interface mémoire externe Intel Arria 10
- Vérification automatisée des directives de disposition des cartes Intel® FPGA interfaces de mémoire externe
- Comment construire RLDRAM3 conception EMIF pour le kit de développement Intel Arria 10 et tester l’état d’étalonnage à l’aide du kit d’outils EMIF
- Intel Arria 10 Kit d’outils de l’interface mémoire externe
- Intel Arria 10 Exemple de générateur de trafic EMIF
- Utilisation du processeur Soft Nios® pour déboguer Intel Arria 10 interfaces de mémoire externe
Documentation supplémentaire
Liste complète des périphériques FPGA et des collections de produits classés par étapes du cycle de vie du produit.
Autres guides de l’utilisateur recommandés
Pour plus d’informations sur la propriété intellectuelle (IP) de l’interface mémoire externe (EMIF), reportez-vous aux guides de l’utilisateur IP EMIF suivants :
- Guide de l’utilisateur des interfaces de mémoire externe Intel® Stratix® 10 FPGA IP
- Guide de l’utilisateur de l’interface de la mémoire à bande passante élevée (HBM2) Intel® FPGA IP
- Guide de l’utilisateur Intel Arria 10 External Memory Interfaces IP
- Intel Cyclone 10 Guide de l’utilisateur IP des interfaces de mémoire externe
- Guide de l’utilisateur PHY Lite pour interfaces parallèles Intel® FPGA IP Core
Cours de formation supplémentaires pour les interfaces de mémoire externe
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