Centre d’assistance IP des interfaces de mémoire externe

Bienvenue sur la page d’assistance de l’interface mémoire externe (EMIF) ! Vous trouverez ici des informations sur les Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 et Intel® Cyclone® 10 FPGAs sur la façon de planifier, de concevoir, d’implémenter et de vérifier vos interfaces de mémoire externes. Vous trouverez également des informations sur le débogage, les formations et d’autres ressources sur cette page.

Cette page est configurée pour vous présenter le processus de conception du début à la fin.

Pour obtenir des ressources d’assistance concernant d’autres FPGAs, consultez les liens suivants : archive de la documentation, cours de formation, vidéos et webcasts, exemples de conception et base de connaissances.

1. Sélection de périphériques

Comment sélectionner un périphérique ?

Deux outils sont disponibles pour vous aider à sélectionner un Intel® FPGA en fonction de vos besoins en mémoire :

Comment sélectionner une propriété intellectuelle (PI) externe ?

Pour en savoir plus sur les divers droits de propriété intellectuelle (PI) disponibles, reportez-vous au programme de formation en ligne suivant :

2. Guides et documentation de l’utilisateur

Appareils Intel Agilex

Guide de l’utilisateur DE L’IP EMIF

• Interfaces de mémoire externe Intel Agilex FPGA guide de l’utilisateur IP

Guide de l’utilisateur de l’exemple de conception

• Guide de l’utilisateur des interfaces de mémoire externe Intel Agilex FPGA guide de conception IP

Notes de version

• Notes de version des interfaces de mémoire externe Intel Agilex FPGA cœur IP

Fichiers pin-out

• brochage de périphérique Intel Agilex et brochage d’adresse/commande EMIF

appareils Intel Stratix 10

Guide de l’utilisateur DE L’IP EMIF

• Guide de l’utilisateur des interfaces ip externes Intel Stratix 10 FPGA

Guide de l’utilisateur de l’exemple de conception

• Guide de l’utilisateur des interfaces mémoire externes Intel Stratix 10 FPGA guide de conception IP

Notes de version

• Notes de mise à disposition des interfaces de mémoire externe Intel Stratix 10 FPGA cœur IP

Fichiers pin-out

• brochage de périphérique Intel Stratix 10 et brochage d’adresse/commande EMIF

appareils Intel Arria 10

Guide de l’utilisateur DE L’IP EMIF

• Guide de l’utilisateur de la mémoire externe Intel Arria 10 FPGA IP

Guide de l’utilisateur de l’exemple de conception

• Guide de l’utilisateur des interfaces de mémoire externe Intel Arria 10 FPGA guide de conception IP

Notes de version

• Notes de mise à Intel Arria 10 FPGA IP Core

Fichiers pin-out

• brochage de périphérique Intel Arria 10 et brochage d’adresse/commande EMIF

Appareils Intel Cyclone 10

Guide de l’utilisateur DE L’IP EMIF

• Interfaces de mémoire externe Intel Cyclone guide de l’utilisateur IP FPGA 10 GX

Guide de l’utilisateur de l’exemple de conception

• Guide de l’utilisateur de l’exemple de conception IP des interfaces mémoire externes Intel Cyclone 10 GX FPGA

Notes de version

• Notes de mise à disposition des interfaces de mémoire externe Intel Cyclone 10 FPGA cœur IP

Fichiers pin-out

• brochage de périphérique Intel Cyclone 10 et brochage d’adresse/commande EMIF

Intel FPGA PHY Lite

• Guide de l’utilisateur PHY lite pour les interfaces parallèles Intel FPGA IP cœur

Guide de l’utilisateur de Intel FPGA HBM2

• Guide de l’utilisateur de l’interface Intel FPGA IP de la mémoire à haute bande passante (HBM2)

3. Génération IP EMIF

Où trouver des informations sur l’IP EMIF ?

Pour plus d’informations concernant la propriété intellectuelle (PI) de l’interface mémoire externe (EMIF), reportez-vous aux guides d’utilisation de la PI des interfaces de mémoire externe suivantes :

• Reportez-vous à la section « Guides de l’utilisateur »

Comment générer l’IP EMIF ?

Pour obtenir des informations détaillées sur les paramètres de propriété intellectuelle (PI) de l’interface mémoire externe (EMIF), reportez-vous aux sections suivantes spécifiques au protocole dans les guides de l’utilisateur IP EMIF suivants :

Remarque : pour plus d’informations sur « Comment générer de l’IP », reportez-vous aux sections « Guide de l’utilisateur » et « Cours et vidéo de formation ».

Comment réaliser une simulation fonctionnelle ?

Pour obtenir des informations détaillées sur la simulation de la propriété intellectuelle (PI) de l’interface mémoire externe (EMIF), reportez-vous à la section suivante dans les Guides de l’utilisateur de l’IP EMIF :

• Intel Agilex simulation IP de mémoire
• IP de simulation de la mémoire Intel Stratix 10
• Intel Stratix simulation HBM2 IP 10 MX
• IP de simulation de la mémoire Intel Arria 10
• IP de simulation de la mémoire Intel Cyclone 10

Pour obtenir des instructions sur la façon de générer un exemple de conception de simulation EMIF et sur la façon d’exécuter des simulations à l’aide du logiciel de simulation ModelSim*-Intel FPGA, reportez-vous aux sections suivantes dans les guides de l’utilisateur de l’exemple de conception IP EMIF :

• Intel Agilex générer l’exemple de conception EMIF pour la simulation
• Intel Stratix 10 générant l’exemple de conception EMIF pour la simulation
• Intel Arria 10 générer l’exemple de conception EMIF pour la simulation
• Intel Cyclone 10 générant l’exemple de conception EMIF pour la simulation

Pour plus d’informations sur la vérification d’une conception EMIF, reportez-vous à la section « Cours de formation et vidéo » pour le cours « Vérifier les interfaces de mémoire IP ».

Où trouver des informations sur les ressources FPGA et le placement des broches ?

Pour obtenir des informations détaillées sur les broches d’interface mémoire externe (EMIF), reportez-vous aux sections suivantes spécifiques au protocole dans les guides de l’utilisateur de propriété intellectuelle (IP) EMIF suivants :

Pour le placement simplifié des E/S, reportez-vous au planificateur d’interfaces pour obtenir un outil de glisser-and-drop facile d’emploi disponible dans le logiciel Intel Quartus Prime Pro Edition pour les Intel Arria 10 et Intel Stratix 10 FPGAs. Reportez-vous aux vidéos suivantes pour obtenir des informations sur l’utilisation du planificateur d’interface et ses avantages :

• Planificateur d’interface pour la vidéo EMIF (1e partie)
• Planificateur d’interface pour la vidéo EMIF (2e partie)

Pour plus d’informations sur le planificateur d’interfaces pour les affectations d’emplacement des ressources, reportez-vous au programme de formation en ligne suivant :

Ressources supplémentaires

Qu’est-ce que Ping Gith PHY ?

Ping, PHY, permet à deux interfaces de mémoire de partager les bus d’adresse et de commande. Cette solution est prise en charge pour les protocoles DDR3 et DDR4 ainsi que pour les protocoles Stratix® V, Intel Arria 10 et Intel Stratix 10 FPGAs. Reportez-vous à la vidéo suivante pour plus d’informations sur le concept de Ping Pas de PHY, ses avantages et une analyse des résultats de la simulation :

• Vidéo DDR4 Ping PHY De Phy

Où trouver des informations sur PHYLite ?

ThePHYLite IP vous permet de construire des blocs PHY d’interface mémoire personnalisés pour les Intel Arria 10 et Intel Stratix 10 FPGAs. Pour obtenir des informations détaillées sur l’IP PHYLite, reportez-vous au guide de l’utilisateur suivant :

• Guide de l’utilisateur de PHYLite for Parallel Interfaces IP Core

Pour savoir comment attribuer correctement des broches pour PHYLite en fonction de différentes tailles de groupe DQ/DQS, reportez-vous à la vidéo suivante :

• Vidéo de placement des broches du groupe PHYLite (Remarque : la vidéo est également applicable aux Intel Stratix 10 périphériques.)

L’IP PHYLite prend en charge de nombreuses normes d’E/S et des valeurs de terminaison différentes sur les tampons de sortie et d’entrée pour les Intel Arria 10 et Intel Stratix 10 FPGAs. Reportez-vous à la vidéo suivante pour obtenir des informations sur la façon de créer un bloc sur puce à résiliation (OCT) et sur la façon de l’associer à la mémoire tampon d’E/S résiliée dans l’IP PHYLite :

• Bloc OCT pour vidéo PHYLite

4. Conception et simulation de cartes

Où trouver des informations sur la disposition et la conception des cartes ?

Pour obtenir des informations détaillées sur la disposition de la carte et la conception de l’interface mémoire externe (EMIF), reportez-vous aux sections suivantes spécifiques au protocole dans les guides de l’utilisateur de propriété intellectuelle (IP) EMIF suivants :

Comment réaliser une simulation de carte ou de canal ?

Pour plus d’informations sur la mesure des interférences Intersymbol (ISI) et de lecture, l’organisation des broches de commande, d’adresse, de contrôle et de données et du placement des banques d’E/S, reportez-vous aux directives suivantes :

• directives de simulation des canaux de Intel Arria 10 appareils
• Calcul de la perte de canal à partir des directives de simulation DDRx (Remarque : les directives de distribution Intel Arria 10 sont également applicables à Intel Stratix 10 périphériques)

Comment calculer la chute de la carte et la perte de canaux ?

Deux outils sont disponibles pour vous aider à calculer la perte de dommage de la carte et du canal :

Où trouver des informations sur la fermeture du calendrier ?

Pour plus d’informations concernant la fermeture du timing de l’interface de mémoire externe (EMIF), reportez-vous à la section suivante dans les guides de l’utilisateur de propriété intellectuelle (PI) EMIF :

• Intel Agilex fermeture du timing de l’IP EMIF
• Fermeture du timing IP Intel Stratix 10 EMIF
• Fermeture du timing DE l’IP Intel Arria 10 EMIF
• Fermeture du timing IP Intel Cyclone 10 EMIF

5. Débogage

Comment déboguer la conception de mon interface de mémoire externe ?

Pour obtenir des informations sur le débogage de la propriété intellectuelle (IP) de l’interface mémoire externe (EMIF), reportez-vous à la section suivante dans les guides de l’utilisateur de l’IP EMIF :

• Intel Agilex le débogage IP EMIF
• Outil de guide de débogage Intel Agilex EMIF
• débogage IP Intel Stratix 10 EMIF
• Débogage IP Intel Arria 10 EMIF
• Débogage IP Intel Cyclone 10 EMIF

Le principal outil disponible pour le débogage est le kit d’outils de débogage EMIF :

Comment utiliser le kit d’outils de débogage EMIF ?

Pour obtenir des instructions étape par étape sur la façon d’chaîner en série plusieurs interfaces mémoire pour assurer la compatibilité avec le kit d’outils de débogage EMIF, reportez-vous au guide de l’utilisateur suivant :

• Guide de débogage de plusieurs interfaces de mémoire

La fonctionnalité Debug Toolkit en lecture/écriture 2D de l’œil disponible dans le kit d’outils de débogage EMIF génère des schémas de l’œil en lecture et en écriture pour chaque broche de données. Reportez-vous à la vidéo suivante pour obtenir des informations sur les paramètres de référence de tension importants pendant le processus de génération IP EMIF et comment utiliser la fonctionnalité schéma de l’œil 2D :

• Vidéo du schéma 2D de l’œil

Le générateur de trafic 2.0 vous permet de tester et de déboguer votre interface mémoire externe à l’aide de trafic et de modèles de test personnalisables. Reportez-vous au guide et aux vidéos suivants pour obtenir des informations détaillées sur l’utilisation de la fonctionnalité générateur de trafic 2.0 :

• Guide du générateur de trafic 2.0
• Vidéo du générateur de trafic 2.0 (bientôt disponible)

La fonction De marge de pilote vous permet de capturer des données de marge en lecture et écriture par broche pendant le trafic en mode utilisateur. Reportez-vous aux vidéos suivantes pour obtenir des informations sur les différences entre la marge de marge du pilote et la marge d’étalonnage, et des instructions sur la façon d’utiliser la fonction de marge de pilote :

• Vidéo de marge du pilote (Partie 1)
• Vidéo de marge du pilote (Partie 2)

Pour plus d’informations sur le débogage d’une conception EMIF, reportez-vous au programme de formation en ligne suivant :

Où puis-je trouver des informations sur l’optimisation des performances du contrôleur ?

Pour plus d’informations sur les performances et l’efficacité du contrôleur, reportez-vous à la section suivante dans les guides de l’utilisateur de propriété intellectuelle (IP) des interfaces de mémoire externe (EMIF) :

• Intel Agilex d’optimiser les performances du contrôleur
• Intel Stratix 10 optimisant les performances du contrôleur
• Performances du contrôleur Intel Stratix 10 HBM2
• Intel Arria 10 optimisant les performances du contrôleur
• Intel Cyclone 10 optimisant les performances du contrôleur

Comment connaître les problèmes connus concernant l’EMIF ?

Pour plus d’informations sur les problèmes actuels et connus concernant l’IP EMIF, reportez-vous à la base de connaissances :

• Base de connaissances pour les appareils Intel Agilex
• Base de connaissances pour Intel Stratix 10 appareils
• Base de connaissances pour Intel Arria 10 appareils
• Base de connaissances pour Intel Cyclone 10 appareils

6. Cours de formation et vidéo

Formations

Périphérique Intel Agilex

• Introduction aux interfaces mémoire des périphériques Intel Agilex
• Intégration d’interfaces de mémoire dans les périphériques Intel Agilex
• Vérification des interfaces mémoire des périphériques Intel Agilex
• Débogage sur puce des interfaces de mémoire dans les périphériques Intel Agilex

appareils Intel Arria 10 et Intel Stratix 10

• Introduction à l’IP des interfaces mémoire dans Intel Arria 10 et Intel Stratix 10 périphériques
• Intégration de l’IP des interfaces mémoire dans Intel Arria 10 Intel Stratix 10 périphériques
• Vérification de l’IP des interfaces mémoire dans Intel Arria périphériques 10 et Intel Stratix 10
• Débogage sur puce de l’IP des interfaces mémoire dans les périphériques Intel Arria 10 et Intel Stratix 10
• Vérifier l’IP des interfaces mémoire dans Intel Arria 10 périphériques
• Interfaces de mémoire à haute bande passante (HBM2) dans Intel Stratix 10 MX : implémentation

Vidéo

• DDR4 Ping-Pong Phy (les appareils pris en charge sont Stratix V, Intel Arria 10 et Intel Stratix 10)
  
• Présentation du concepteur de plate-forme Blue Ingénieur pour la conception d’interfaces de mémoire externe partie 1 sur 2
• Présentation du concepteur de plateforme Blue Iasl pour la conception d’interfaces de mémoire externe partie 2 sur 2
• Comment mettre en œuvre le package deskew dans la conception d’interface de mémoire externe dans les Intel Stratix 10 et Intel Arria 10
• Synchronisation de la carte pour Intel Arria 10 EMIF IP
• Implémentation sur contrainte dans Intel Arria interface mémoire externe 10
• Vérification automatisée des consignes de mise en page des cartes mères Intel® FPGA pour les interfaces de mémoire externe
• Comment construire la conception RLDRAM3 EMIF pour Intel Arria kit de développement 10 et tester l’état d’étalonnage à l’aide du kit d’outils EMIF
• kit d’outils d’interface mémoire externe Intel Arria 10
• Générateur de trafic par exemple Intel Arria 10 EMIF
• Utiliser le processeur Soft Nios® pour déboguer Intel Arria 10 interfaces de mémoire externe

Vous avez toujours des questions ?

Mesures recommandées

Pour plus d’informations sur la propriété intellectuelle (PI) de l’interface mémoire externe (EMIF), reportez-vous aux guides d’utilisation IP de l’EMIF suivants :

• Guide de l’utilisateur IP d’Intel Stratix 10 interfaces de mémoire externe
• Guide de l’utilisateur IP Intel Stratix 10 MX HBM2
• Guide de l’utilisateur IP d’Intel Arria 10 interfaces de mémoire externe
• Guide de l’utilisateur IP d’Intel Cyclone 10 interfaces de mémoire externe
• Guide de l’utilisateur PHY Lite for Parallel Interfaces Intel® FPGA IP Core

Formation recommandée

Pour les cours de formation sur des interfaces de mémoire externe, reportez-vous aux catalogues de formation suivants :

• Catalogue de cours
• Catalogue de cours hérité