ID de l'article: 000074766 Type de contenu: Dépannage Dernière révision: 02/05/2016

Pourquoi ma sortie PLL présente-t-elle un déphasage incorrect dans l’analyseur de synchronisation TimeQuest ?

Environnement

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® II, l’analyseur de synchronisation TimeQuest peut calculer un déphasage incorrect pour votre horloge de sortie PLL. Ce problème se produit dans les conceptions Arria® V, Cyclone® V et Stratix® V lorsque vous utilisez derive_pll_clocks avec un déphasage différent de zéro sur l’horloge de référence PLL.

    Résolution

    Pour contourner ce problème, effectuez l’une des actions suivantes :

    • Utilisez le paramètre de déphasage sur l’horloge de sortie au lieu du déphasage de l’horloge de référence dans votre PLL.
    • Contraindre les sorties PLL à l’aide de la create_generated_clock contrainte au lieu d’utiliser derive_pll_clocks.

    Produits associés

    Cet article concerne 15 produits

    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
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    FPGA Cyclone® V GX
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    FPGA Stratix® V GS

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