ID de l'article: 000078521 Type de contenu: Information et documentation de produit Dernière révision: 30/07/2015

Comment limiter les horloges PLL lors de l’utilisation du basculement d’horloge dans les périphériques 28 nm ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans les versions 10.1 et ultérieures du logiciel Quartus® II, la commande ne limite pas correctement toutes les horloges lors de l’utilisation de Altera_PLL avec le passage de derive_pll_clocks l’horloge PLL. Ce problème affecte les conceptions ciblant les périphériques Stratix® V, Arria® V ou Cyclone® V. Au lieu de créer des horloges associées à chaque horloge de référence d’entrée, derive_pll_clocks crée uniquement des horloges pour la première horloge de référence.

    Résolution

    Pour limiter correctement les sorties Altera_PLL pour chaque horloge de référence, utilisez create_generated_clock les commandes comme décrit dans le document ci-dessous. Le document comprend des instructions décrivant comment créer ces commandes, ainsi que des exemples de commandes basés sur l’exemple de conception ci-dessous.

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

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