ID de l'article: 000079868 Type de contenu: Messages d'erreur Dernière révision: 30/06/2014

Avertissement (332174) : le filtre ignoré à <filename>.sdc : <hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0] ne pouvait pas être adapté avec une broche</hierarchy></filename>

Environnement

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez cet avertissement dans le logiciel Quartus® II lors de la compilation d’une conception contenant les Intel® FPGA IP PLL des familles de périphériques Stratix® V, Arria® V ou Cyclone® V.
    Le problème se produit lorsque vous appliquez manuellement une create_generated_clock contrainte pour votre PLL au lieu d’utiliser la derive_pll_clocks contrainte.

    L’avertissement se produit en raison d’un décalage entre le nom du compteur de sortie PLL entre la post-synthèse et les netlists post-fit.

    Résolution

    Pour éviter cet avertissement, réalisez une des deux actions suivantes :

    • Utilisez derive_pll_clocks pour limiter votre PLL.
    • Utilisez des wildcards dans votre contrainte de create_generated_clock comme indiqué ci-dessous :

    Pour une contrainte d’origine telle que :

    create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
    -source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]

    Remplacez la -source référence de vco1ph[0] :vco*ph[*]

    create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
    -source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /

    Ce problème est résolu à partir de la version 13.0 du logiciel Intel® Quartus® Prime Pro ou Standard Edition.

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    Avertissement

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