Aperçu
La conception de référence du contrôleur LCD TFT pour Blocs numériques vous permet d’accélérer la conception des écrans LCD TFT dans votre système. La conception de référence se concentre sur les cœurs de propriété intellectuelle (IP) des contrôleurs LCD DB9000AVLN TFT, qui sont disponibles dans la liste des netlists ou les formats VHDL/Verilog HDL au niveau du transfert de registre (RTL).
Le cœur DB9000AVLN contient une interconnexion système Avalon® mémoire maquée permettant l’interconnexion au Nios® II le processeur embarqué et les contrôleurs SDRAM ou SRAM (soit la mémoire peut servir de tampon de trame). Le logiciel fourni avec cette conception de référence fonctionne sur le Nios II processeur embarqué pour placer une image dans la mémoire tampon de la trame et invoque le cœur DB9000AVLN pour piloter le panneau LCD.
À l’aide du logiciel de conception Intel® Quartus®, vous pouvez instantanéiser la conception de référence du contrôleur LCD TFT dans un kit de développement Cyclone®, Cyclone® II ou Cyclone® III FPGA. Reportez-vous à la section Technologie Intel® attestée pour obtenir la liste complète des kits de développement Intel® FPGA pris en charge.
Vous pouvez connecter votre panneau LCD au kit de développement Intel FPGA avec la fabrication d’un câble approprié. Veuillez contacter Digital Blocks pour plus d’informations.
Fonctionnalités de conception du matériel
- Large éventail de résolutions de panneaux LCD programmables
- Résolutions programmables maximales de 4096 x 2048
- Résolutions horizontales de pixels de 16 à 4 096 pixels par incréments de 16 pixels
- Prise en charge des interfaces de panneaux LCD TFT à 1 port
- Numérique 18 bits (6 bits/couleur) et numérique 24 bits (8 bits/couleur)
- Prise en charge des interfaces lcd LVDS TFT à 2 ports
- Profondeurs de couleur de la mémoire tampon de trame programmable bits-par-pixel (bpp) :
- 1, 2, 4, 8 bpp mis en mappé dans la palette de couleurs avec un pixel LCD 18 bits
- 16, 18 bpp lecteurs directement pixel LCD 18 bits
- 24 bpp lecteurs directs pixel LCD 24 bits
- Ram de palette de couleurs pour réduire les exigences de stockage de la mémoire tampon de trame et Avalon largeur d’interconnexion système
- Entrée 256 par RAM 16 bits, implémentée comme entrée 128 par 32 bits
- Chargé de manière statique par le microprocesseur ou l’interface du bus maître de manière statique sur chaque trame par le contrôleur d’accès direct à la mémoire (DMA)
- Prise en charge du format de sortie programmable
- RGB 6:6:6 ou 5:6:5 sur l’interface numérique 18 bits
- RGB 8:8:8 sur interface numérique 24 bits
- Paramètres de synchronisation horizontale et verticale programmables
- Avant, avant, très sensible, rétro, largeur synchronisée, pixels par ligne
- Synchronisation de la polarité
- Horloge pixel programmable
- Diviseur d’horloge pixel de 1 à 128 de l’horloge du bus
- Polarité de l’horloge des pixels
- Entrée indépendante de l’horloge pixel
- Les données programmables permettent d’activer le signal de synchronisation
- Dérivé des paramètres de synchronisation horizontale et verticale
- L’affichage permet la polarité
- Trois types de mémoire
- FIFO d’entrée 32 bits de 16 mots, découplage Avalon’interconnexion système et fréquences d’horloge du panneau LCD. Intégré avec le contrôleur DMA
- RAM de couleur 16 bits x 255 mots
- Sortie FIFO 16 mots
- Tampons FIFO paramétrables en profondeur et largeur
- Prise en charge du séquençage par mise sous tension
- 9 sources d’interruptions internes avec contrôle de masque
- Peu endian, big-endian ou mode Windows CE
- Conformité à Avalon interface de mappée mémoire
- Interface PCI* en option
- Source DE RTL Verilog HDL ou VHDL entièrement synchrone et synthétable avec horloge de périphérie montante, aucune horloge grille et pas de tri-états internes
- Modifiez ou intégrez le cœur DB9000AVLN en fonction de vos exigences avec les services d’ingénierie matérielle et logicielle Digital Blocks
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