VHDL : true RAM à deux ports avec une seule horloge

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Cet exemple décrit une véritable conception de RAM à deux ports synchrones 64 bits x 8 bits avec n’importe quelle combinaison d’opérations de lecture ou d’écriture indépendantes dans le même cycle d’horloge en VHDL. L’unité de conception passe dynamiquement entre les opérations de lecture et d’écriture avec l’écriture et permet l’entrée du port concerné. Les outils de synthèse sont capables de détecter les conceptions de la RAM dans le code HDL et d’inférer automatiquement les mégafunctions altsyncram ou altdpram en fonction de l’architecture du périphérique cible.

Figure 1. Véritable RAM à deux ports avec un schéma à horloge unique de haut niveau.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example et est soumise.

Tableau 1. Véritable RAM à deux ports avec une liste de ports d’horloge uniques

Nom du port

Type

Description

dataa[7:0], datab[7:0]

Entrée

Entrées de données 8 bits des ports A et B

addr_a[5:0], addr_b[5:0]

Entrée

Entrées d’adresse 6 bits des ports A et B

we_a, we_b

Entrée

Écriture activer les entrées du port A et du port B

Clk

Entrée

Entrée d’horloge

q_a[7:0], q_b[7:0]

Sortie

Sorties de données 8 bits des ports A et B

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