VHDL : Arbre d’extension binaire

author-image

By

Cet exemple décrit un arbre d’adder binaire 8 bits en VHDL. Pour les appareils dotés de tableaux de consultation à 4 entrées dans des éléments logiques (EL), l’utilisation d’une structure d’arbre d’adder binaire peut améliorer considérablement les performances.

Figure 1. Diagramme de haut niveau de l’arbre d’addition binaire.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example et est soumise.

Tableau 1. Liste des ports d’extension binaires de l’arbre

Description du type de nom de port
a[7:0], b[7:0], c[7:0],
d[7:0], e[7:0]
Entrée Entrées de données 8 bits
Clk Entrée Entrée d’horloge
résultat[7:0] Sortie Sortie de données 8 bits

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.