Cette page se compose d’exemples de conception de machines d’état dans Verilog HDL. Une machine d’état est un circuit séquentiel qui passe par un certain nombre d’états. Les exemples fournissent les codes HDL pour mettre en œuvre les types de machines d’état suivants :
Machine d’État à 4 états de l’état de l’état de l’agilité
Les sorties d’une machine d’état de l’état de l’agilité dépend à la fois des entrées et de l’état actuel. Lorsque les entrées changent, les sorties sont mises à jour sans attendre un bord d’horloge.
Machine d’état Moore 4 états
Les sorties d’une machine d’état Moore ne dépendent que de l’état actuel. Les sorties sont écrites uniquement lorsque l’état change (sur le bord de l’horloge).
Machine à état sûr
Cet exemple utilise la valeur d’attribut de synthèse syn_encoding sûre pour spécifier que le logiciel doit insérer une logique supplémentaire pour détecter un état illégal et forcer la transition de l’ordinateur d’état vers l’état de réinitialisation.
Machine d’état encodée par l’utilisateur
Cet exemple utilise l’utilisateur de la valeur d’attribut de synthèse syn_encoding pour demander au logiciel d’encoder chaque état avec la valeur définie dans le code source HDL verilog. En modifiant les valeurs des constantes d’état, vous pouvez modifier l’encodage de la machine d’état.
Téléchargez les fichiers utilisés dans cet exemple :
- Télécharger mealy_state_machine_v.zip
- Télécharger moore_state_machine_v.zip
- Télécharger safe_state_machine_v.zip
- Télécharger user_encoded_machine_v.zip
- Téléchargez le modèle HDL Verilog pour le fichier README des machines d’état
Chaque téléchargement zip comprend le fichier HDL Verilog pour l’ordinateur d’état et son diagramme de blocs de haut niveau.
L’utilisation de cette conception est régie par les conditions générales du contrat de licence Intel® Design Example.