Verilog HDL : compteur de contre-couches

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Cet exemple décrit un compteur chargeable 8 bits avec possibilité de nombre. La construction toujours mise en évidence dans le texte rouge décrit le comportement du compteur.

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behav_counter.v

module behav_counter (d,lk, effacer, charger, up_down, qd) ;

Entrée de déclaration des ports   [7:0] d ;   lk d’entrée ;   entrée claire ;   charge d’entrée ;
up_down d’entrée   ;
sortie  [7:0] qd ;

contre     [7:0] cnt ;

toujours @ (clk posege)
commencer
    si (!clear)
        cnt <= 8'h00 ;
    d’autre si (charger)
        <= d ;
    d’autre si (up_down)
        cnt <= cnt + 1 ;
    autre
        cnt <= cnt - 1 ;
qd de fin 
 
 
 attribuée = cnt ;



endmodule

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