En raison d’un problème dans la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition, les fichiers .sdc générés pour le Intel® FPGA Hard IP Ethernet F-tile limitent incorrectement les ports o_clk_rec_div et o_clk_rec_div64 . Ces contraintes inappropriées peuvent entraîner des défaillances fonctionnelles lors de l’utilisation de cette propriété intellectuelle (PI).
La fréquence appropriée pour les o_clk_rec_div64 (indiquée comme rx_clkout dans les rapports de synchronisation) est de 161,138125 MHz pour les modèles 10G et 40G et 402,83203125 MHz ou 415,0390625 MHz pour les autres débits.
La fréquence appropriée pour les o_clk_rec_div (indiquée comme rx_clkout2 dans les rapports de synchronisation) est de 156,25 MHz pour 10G, 312,5 MHz pour les modèles 40G et 390,625 MHz pour les autres débits.
Pour contourner ce problème, il est possible de remplacer les contraintes au niveau de l’IP en définissant de nouvelles contraintes de période d’horloge dans le fichier SDC (Project Synopsys Design Constraints) de haut niveau.
Dans l’exemple suivant, les horloges *rx_pld_pcs_clk_ref et *rx_user_clk_ref sont écrasées de sorte que les fréquences rx_clkout et rx_clkout2 sont dérivées de manière propre.
Ces horloges sont les horloges maître des rx_clkout et des rx_clkout2.
- définir clk_target [get_clock_info -cibles IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- IP_INST create_clock -add-period 2.095 -name.hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- définissez clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add-period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.
