ID de l'article: 000091357 Type de contenu: Dépannage Dernière révision: 16/08/2023

Pourquoi le débit de données défini dans l’IP Serial Lite IV est-il incorrect lors de la génération du Intel® FPGA IP F-Tile Serial Lite IV sous Windows ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.1 et les versions antérieures du logiciel Intel® Quartus® Prime Pro Edition, il se peut qu’un débit de données incorrect soit défini dans l’IP Serial Lite IV lors de la génération du Intel® FPGA IP F-Tile Serial Lite IV sous Windows.

    Vous pouvez le vérifier avec le paramètre 'EHIP_DATA_RATE' dans les fichiers générés suivants :

    • <ip_name>\sl4_f_500\synth\hip\sl4_hip_<ip_name>_sl4_f_500_***.sv
    • <ip_name>\sl4_f_500\synth\hip\ sl4_hip_bb_<ip_name>_sl4_f_500_***.sv

    Cela peut entraîner une erreur de génération logique de prise en charge lors de la compilation de la conception, y compris F-Tile Serial Lite IV Intel FPGA IP.

    Ce problème ne se produit pas sur Linux.

    Résolution

    Un correctif est disponible pour résoudre ce problème pour le logiciel Intel Quartus Prime Pro Edition version 22.1. Téléchargez et installez le correctif 0.19 à partir des liens suivants :

    Ce problème est résolu à partir de la version 22.3 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série I

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