En raison d’un problème dans la version 22.1 du logiciel Intel® Quartus® Prime Pro Edition, le loopback parallèle F-Tile SDI II Intel® FPGA IP avec l’exemple de conception VCXO externe possède une gigue plus élevée que celle requise par la norme vidéo SD-SDI en raison du débit du signal de synchronisation FVH du cœur SDI RX qui n’est pas une source acceptable pour horloger le VCXO externe sur la carte fille nécessaire pour synchroniser l’horloge entre TX et RX. Ce problème affecte la norme vidéo À trois vitesses et multi-taux SDI, car SD-SDI fait partie de la norme prise en charge. Ce problème affectera également toute Intel Agilex® 7 FPGA conceptions qui suivront cette implémentation Intel de VCXO avec la puce TI LMH1983 dans leur conception.
Pour contourner ce problème, utilisez une des deux solutions possibles :
1. Utilisez F-Tile SDI II Intel® FPGA IP loopback parallèle sans exemple de conception externe VCXO. Cette conception prend en charge la norme vidéo SDI à trois vitesses et multi-taux (y compris SD-SDI), tout en utilisant une PLL interne pour synchroniser l’horloge entre TX et RX.
2. Utilisez une puce de séparateur d’horloge externe telle que le TI LMH1981 pour générer le signal de synchronisation FVH et alimenter les signaux vers le VCXO externe (TI LMH1983), comme le montre la Figure 1. Le séparateur d’horloge externe TI LMH1981 est disponible sur la carte fille Nextera et Térasique 12G SDI-FMC et l’utilisateur doit fournir l’entrée de genlock au TI LMH1981 en conséquence.
Figure 1.
