En raison d’un problème dans la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez constater cette erreur interne lors de la compilation des conceptions ciblant les périphériques Intel Agilex® et comprenant le cœur Intel FPGA IP SERDES LVDS. L’erreur se produit lorsque plusieurs SERDES LVDS d’une banque d’E/S sont Intel FPGA IP cœurs avec différents signaux de réinitialisation connectés au bloc l’alignement de phase d’horloge (QUE L’alignement de la phase d’horloge).
Pour contourner ce problème, utilisez un signal de réinitialisation pour tous les blocs BARRETTES se trouvant dans la même banque d’E/S.
Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.