En utilisant E-tile, la résiliation de l’horloge de référence spécifie LVPECL, mais la norme d’E/S réelle utilisée varie en fonction de la mémoire tampon d’horloge utilisée. Par exemple, le kit de développement SIGNAL Integrity (SI) Intel® Stratix® 10 TX possède deux tampons d’horloge différents pour les horloges de référence E-Tile : Silicon Labs Si53311 utilise des LVDS tandis que Si5341 utilise une sortie différentielle personnalisée. La recommandation consiste à ce que la sortie de la mémoire tampon d’horloge réponde à la tension différentielle et aux exigences courantes de tension du mode dans la fiche technique Intel® Stratix® 10 périphériques :
Lien vers le tableau 68. Caractéristiques électriques de l’horloge de référence E-Tile LVPECL DC
Les directives de la fiche technique des périphériques Intel® Stratix® 10 et du Guide de l’utilisateur de l’émetteur-récepteur E-Tile PHY sont applicables même si une norme D’E/S non LVPECL est utilisée. Observez les exigences de tension et incluez les paramètres QSF.