Problème 338064: volume 1, section 9 SEU mitigation for Stratix® V Devices, version 2015.06.12
À la page 9-9, la section Synchronisation indique ce qui suit :
La broche CRC_ERROR est toujours faible pendant le calcul CRC pour un minimum de 32 cycles d’horloge. Lorsqu’une erreur se produit, la broche est propulsée haut une fois que le emR est mis à jour ou que les cycles d’horloge de 32 cycles sont cadendus, selon la dernière éventualité. Par conséquent, vous pouvez commencer à récupérer le contenu du emR à la périphérie montante de la broche CRC_ERROR. La broche reste élevée jusqu’à ce que la trame actuelle soit lue, puis propulsée à nouveau faible pour un minimum de 32 cycles d’horloge.
Mais c’est incorrect. Il doit indiquer comme suit :
La broche CRC_ERROR est toujours faible pendant le calcul CRC. Lorsqu’une erreur se produit, le bloc dur EDCRC prend 32 cycles d’horloge pour mettre à jour le emR, la broche est propulsée haut une fois que le emR est mis à jour. Par conséquent, vous pouvez commencer à récupérer le contenu du emR à la périphérie montante de la broche CRC_ERROR. La broche reste élevée jusqu’à ce que la trame actuelle soit lue, puis propulsée à nouveau faible pour 32 cycles d’horloge.
La Figure 9-6 indique le calcul CRC (minimum 32 cycles d’horloge), mais il doit indiquer le calcul CRC (32 cycles d’horloge).
Problème 156378: Réseaux d’horloge et LFP dans les périphériques Stratix V, version 2013.05.06
Il existe deux puces pour les exigences lors de l’utilisation du basculement automatique de l’horloge, le premier est incorrect. Il est dit :
« Les deux entrées d’horloge doivent fonctionner. »
L’objectif de la commutation automatique de l’horloge est de basculer entre les horloges si l’on ne fonctionne plus. Les deux horloges doivent être exécutées lorsque le FPGA est configuré. La puce doit dire :
« Les deux entrées d’horloge doivent fonctionner lorsque le FPGA est configuré. »
Problème 123964 : Volume 1, chapitre 6 : interfaces E/S différentielles à haut débit et DPA dans les appareils Stratix V, version 2013.05.06
Relation de phase 6-4 de la figure pour les signaux d’interface PLL externes : le changement de phase sur outclk2 n’est pas correct, la périphérie montante devrait se produire en alignement avec le bord montant outclk0 lorsque l’outclk1 est élevé.
Problème 111987 : Volume 1, chapitre 8 : configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Stratix V, version 2013.03.04
Tableau 8-1 : Les modes de configuration et les fonctionnalités des périphériques Stratix V indiquent de manière incorrecte que la reconfiguration partielle n’est pas prise en charge en mode CvP.
Le mode CvP prend en charge la reconfiguration partielle et ce tableau sera mis à jour dans une révision ultérieure.
Problème 81980 : Volume 1, chapitre 5 : fonctionnalités d’E/S des périphériques Stratix V, version 1.5
Le tableau 5-1 montre de manière incorrecte que les normes LVCMOS/LVTTL 3.3-V ne sont prises en charge que par les périphériques Stratix V GX et GS. Ces normes d’E/S sont en fait prises en charge par tous les appareils Stratix V.
Problème 86484 : Fonctionnalités d’E/S des périphériques Stratix V, version 1.5.
Le tableau 5-6 de la force du courant programmable ne prend pas en note :
Le paramètre par défaut du logiciel Quartus II est un OCT RS de 50 ohm sans étalonnage pour toutes les références hors tension et les normes D/SSTL et E/SSTL de classe HSTL. Le paramètre par défaut est 25-ohmOCT RS sans étalonnage pour les normes HSTL et SSTLClass II E/S.
Problème 79663 : Volume 2, chapitre 9 : configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Stratix V, version 1.7.
Les notes de la figure 9-9 ne sont pas fournies, comme le note 4 des notes de la Figure 9-8. Une nouvelle Note sera ajoutée aux notes de la figure 9-9 pour indiquer « Pour les paramètres MSEL appropriés basés sur les paramètres de retard DUS, définissez le paramètre MSEL du périphérique esclave dans le schéma PS. Reportez-vous au tableau 9-4 de la page 9 à 7. »
Problème 58047 : Volume 2, chapitre 9 : configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Stratix V, version 1.6.
Tableau 9-14 pour les broches de configuration active série (AS) (DCLK, AS_DATA0/ASDO, AS_DATA[3.1]) il est indiqué que « une fois la configuration terminée, cette broche est tri-étatée avec une faible résistance au pull-up », mais ce n’est pas le cas. Les broches AS ne sont pas tri-indiquées lorsque le périphérique entre en mode utilisateur.
Problème 44730 : Fonctionnalités d’E/S des périphériques Stratix V, version 1.4
L’OCT pour les sorties LVCMOS 1,5V n’est pas mentionnée dans le chapitre, mais elle est prise en charge. Vous pouvez effectuer la affectation dans le logiciel Quartus II sans erreur.
Problème 39437 : Volume 2, chapitre 11 : tests de boundary-scan JTAG dans Stratix V Devices, version 1.4
Le tableau 11-1 montre les informations IDCODE 32 bits sur les périphériques Stratix V.
Le code d’ID JTAG correct pour Stratix périphériques V A7 est
0000 0010 1001 0000 0011 0000 1011 1011 (0x029030DD)
Il s’affiche incorrectement comme suit
0000 0010 1001 0000 0011 0001 0001 1011 1011 (0x029031DD)
Numéro 41368 : Volume 2, chapitre 9 : configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Stratix V, version 1.6
Dans les notes de la figure 9-11, il y a la Note 1 qui peut être un peu trompeuse. Il est indiqué « Connectez les résistances de retrait à VCCPGM et VCCPD à un bloc de 3.0 V ». Cela est en fait partiellement vrai car VCCPGM peut être égal au VCCPD, mais ce n’est pas une exigence, VCCPGM et VCCPD peuvent différer en termes de tension en fonction des exigences de votre carte.
Pour VCCPGM, ils sont tenus d’alimenter toutes les broches de configuration dédiées et les broches à double usage. Les tensions de configuration prises en charge sont de 1,8, 2,5 et 3.0 V afin que les tampons d’entrée de configuration n’aient pas à partager les lignes d’alimentation avec la mémoire tampon d’E/S régulière dans les périphériques Stratix V.
Pour les VCCPD, ils doivent être supérieurs ou égaux à VCCIO. Si VCCIO est défini sur 3.0 V, VCCPD doit être alimenté jusqu’à 3.0 V. Si le VCCIO de la banque est défini sur 2,5 V ou moins, VCCPD doit être alimenté jusqu’à 2,5 V. Cela s’applique à toutes les banques qui contiennent les broches VCCPD et VCCIO.
Résolution des problèmes :
Problème 79545 : fiche technique de périphérique Stratix V, version 2.5
La note maximale absolue pour les blocs d’alimentation suivants a été mise à jour dans la version 2.5 :
VCCPGM, VCCBAT, VCCPD, VCC, VCCD_PLL, VCCA_PLL
Problème 35432 : Caractéristiques du volume 1, chapitre 2, CC et de commutation des périphériques Stratix V, version 2.3
Des clarifications sont ajoutées pour spécifier que les entrées différentielles sont alimentées par un VCCPD nécessitant 2,5 V.
Problème 32224 : Caractéristiques du volume 1, chapitre 2, CC et de commutation des périphériques Stratix V, version 2.3
Plage de tension de l’alimentation VCCBAT mise à jour pour inclure 1,2 V à 3,0 V.
Problème 390061 : Clock Netwoks and PLLs in Stratix V Devices, version 1.3
Les emplacements PLL des périphériques 5SGXB5 et 5SGXB6 ont été corrigés pour indiquer les plLs pilotés par CLK0, CLK1, CLK22, CLK23 et CLK8, CLK9, CLK14, CLK15.
Problème 391999 : Blocs de batterie de logique et modules logiques adaptatifs dans les périphériques Stratix V, version 1.3
Stratix V ne prennent pas en charge le chemin de la chaîne de registre comme indiqué dans la version 1.3.
Problème 31778: Volume-3, Chapitre-5, Boucage série inverse, version 2.2
Il existe des déclarations inexactes concernant la disponibilité du back-back série inverse en tant que sous-protocol dans une configuration personnalisée.
Problème 359605 : Volume 2, chapitre 5, fonctionnalités d’E/S des périphériques Stratix V, version 1.3
Remarque 5 du tableau 5-2 indiquant incorrectement que les tampons d’entrée de l’horloge différentielle sont alimentés par VCC_CLKIN au lieu de VCCPD.
Problème 380129 : Volume 9, chapitre 9, configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Stratix V, version 1.3
La figure 9-21 montre incorrectement que le TDI est lié à la broche 7 de l’embase JTAG au lieu de la broche 9.
Problème 377855 : Volume 2, chapitre 9 : configuration, sécurité de la conception et mises à niveau du système à distance dans les périphériques Stratix V, version 1.3.
Les violations de synchronisation se produisent dans la configuration AS multi-périphériques où le périphérique esclave est configuré en mode PS. Deux nouvelles restrictions sont ajoutées à la configuration AS de plusieurs appareils pour éviter toute violation du timing.
Problème 369375 : Volume 1, chapitre 8, réinitialisation du socket à chaud et de la mise sous tension dans les périphériques Stratix V, version 1.1
Références à la brocheESSEL supprimée, cette broche n’existe pas dans les périphériques Stratix V.
Problème 10006534 : Volume 2, chapitre 4, configurations du protocole d’émetteur-récepteur dans Stratix® périphériques V, version 1.0
Les références du protocole 10GBaseR ont été supprimées.