En raison d’un problème dans les versions 19.1 et antérieures du logiciel Intel® Quartus® Prime Pro, un projet de système de processeur dur (HPS) Intel Stratix® 10 peut tomber en panne. Il est possible que le projet passe incorrectement la compilation avec une emplacement d’broche invalide de l’horloge de référence IP PLL HPS EMIF et de la broche RZQ.
Dans l’interface EMIF Intel® Stratix® 10 HPS, l’horloge de référence PLL et la broche RZQ doivent être placées dans la banque des E/S 2M avec l’adresse et les signaux de commande. FPGA configuration tombera en panne si cette restriction de brochage n’est pas respectée.
Ce problème est résolu à partir de la version 19.2 du logiciel Intel® Quartus® Prime Pro Edition en signalant une erreur lors de la compilation si les exigences de placement des broches ne sont pas respectées. Reportez-vous au Guide de l’utilisateur de la mémoire externe Intel Stratix 10 FPGA IP pour plus d’informations concernant les restrictions de placement des broches HPS EMIF.
Si vous avez une conception qui passe actuellement FPGA configuration d’appareil dans une version antérieure à la version 19.2 du logiciel Intel® Quartus® Prime Pro Edition, qui échoue dans la compilation dans Intel® Quartus® les versions 19.2 et ultérieures du logiciel Prime Pro Edition, vous n’avez pas besoin de modifier la conception HPS EMIF, mais vous aurez besoin d’une solution de contournement.
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