ID de l'article: 000086819 Type de contenu: Dépannage Dernière révision: 10/06/2021

Pourquoi les horloges sans contrainte sont-elles indiquées dans le rapport Horloges de l’analyseur de synchronisation lors de l’utilisation de l’IP EMIF Intel® Stratix® 10 DDR4 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Les horloges sans contrainte peuvent être signalées dans le rapport Horloges de l’analyseur de synchronisation lorsque l’horloge de référence PLL est partagée entre plusieurs Intel® Stratix® 10 IP EMIF, car le fil d’horloge de référence PLL est routé vers des PLL inutilisées dans la colonne d’E/S et le Fitter les reconnaît comme des ressources d’horloge.

    Par exemple, vous pouvez voir un message d’horloge sans contrainte similaire, comme indiqué ci-dessous.

    emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; ; Base; Sans contrainte ;

    Résolution

    Vous pouvez ignorer ces horloges sans contrainte car elles ne sont pas utilisées dans la conception.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.