ID de l'article: 000086720 Type de contenu: Messages d'erreur Dernière révision: 23/05/2019

Avertissement (332049) : ignoré create_generated_clock à .sdc : Option -phase : changement de phase invalide

Environnement

    Intel® Quartus® Prime Standard Edition
    FPGA Intel® IP Soft LVDS
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 18.1 et antérieure du logiciel Intel® Quartus® Prime Standard Edition, vous pouvez voir le message d’avertissement ci-dessus au stade du fitter si vous utilisez la commande write_sdc -expand .sdc dans l’Analyseur de synchronisation® Intel. Ce problème se produit si vous avez l’Intel® Max® 10 LVDS doux Intel® FPGA IP dans votre conception.

Résolution

Pour contourner ce problème, modifiez la phase create_generated_clock de .sdc avec les éléments suivants :

De -phase -90/1 modifier à -phase [expr -90/1]

Ce problème est résolu à partir de la version 19.1 du logiciel Intel® Quartus® Prime Standard Edition.

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