En raison de la limitation du Lite PHY pour les interfaces parallèles Intel® FPGA IP, vous pouvez voir le message d’erreur ci-dessus si plusieurs Lite PHY pour les interfaces parallèles Intel FPGA IP place sur la même banque d’E/S.
Pour contourner ce problème, éviter de placer plusieurs Lite PHY pour les interfaces parallèles Intel® FPGA IP place sur la même banque d’E/S. Cela s’explique par le fait que chaque Lite PHY pour interfaces parallèles Intel FPGA IP possède une exigence d’interface spécifique nécessitant un paramètre PLL spécifique. Cependant, il n’existe qu’une seule PLL disponible dans une banque donnée.