ID de l'article: 000086105 Type de contenu: Dépannage Dernière révision: 25/07/2017

Est-il possible de définir les temps de chute SCL et SDA du contrôleur HPS I2C indépendamment ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Arria® 10 IP pour interfaces de mémoire externe
  • FPGA Intel® Arria® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le contrôleur HPS I2C prend en charge la fonction de chute de temps du SCL et de l’ALS configurable.

    Résolution

    Pour savoir comment implémenter la configuration sous Linux , reportez-vous au lien : https://github.com/altera-opensource/linux-socfpga/commit/7d0429364bf0c0e69bf192362d85076e6ee9abd7.

    Le concepteur peut configurer les paramètres du temps de chute SCL et SDA dans le fichier dts, tels que :
     i2c-sda-falling-time-ns = ; /* intégré à boardinfo */
    i2c-scl-falling-time-ns = ; /* intégré à boardinfo */

    Les informations configurables sur le temps de chute du SCL et de l’ALS ont été ajoutées dans le manuel de référence technique du système de processeur dur Intel Arria 10 .

    Produits associés

    Cet article concerne 7 produits

    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SE
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST
    FPGA SoC Intel® Arria® 10 GX
    FPGA SoC Intel® Stratix® 10 GX

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