ID de l'article: 000085808 Type de contenu: Information et documentation de produit Dernière révision: 29/10/2013

Comment réduire la faible avl_ready sur l’interface Avalon du contrôleur UniPHY DDR3 ?

Environnement

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    Descriptif Selon le type d’accès à l’interface Avalon® du contrôleur, il est possible que le avl_ready pouls soit faible dans certaines situations où il ne faut pas s’y attendre. Cela se produit en raison du fonctionnement de l’interface Avalon.
    Résolution Vous trouverez ci-dessous quelques suggestions qui pourraient améliorer l’efficacité de l’interface Avalon en minimisant avl_ready faible pendant les accès en rafale.
    1. Augmentez la valeur du paramètre MegaWizard™ la profondeur de lookahead de la file d’attentede commande . Le contrôleur utilise une stratégie de page ouverte où il essaie de maintenir les banques ouvertes afin d’éviter les surcharges inutiles et d’activer les cycles. En général, il nécessite une valeur de profondeur de regard de file d’attente de commande du nombre de pages à conserver ouvertes simultanément et au moins 2 autres pour les nouvelles commandes entrant dans le contrôleur. Notez que l’augmentation de ce paramètre utilisera plus de FPGA ressources logiques, et que la fermeture du timing peut être plus difficile.
    2. Configurez l’option De latence CAS additive de la mémoire megaWizard paramètres -> Mode Register 1 -> mémoire cassante sur Désactivé.
    3. Dans le fichier de variation de haut niveau du contrôleur DDR3 UniPHY, trouvez les paramètres MAX_PENDING_WR_CMD et MAX_PENDING_RD_CMD . Remplacez ces valeurs par 32 et remplacez le contrôleur DDR3.
    4. Si vous utilisez un contrôleur demi-débit et Avalon des accès en rafale de la taille 1, pour améliorer l’efficacité du contrôleur, activez l’option de fusion par rafale.

    Pour plus d’informations sur l’interface Avalon, reportez-vous aux spécificationsde l’interface Avalon .

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