Problème critique
Ce problème affecte les produits DDR3.
Une erreur de simulation peut se produire lorsque vous simulez un taux trimestriel Conception DDR3 en utilisant VHDL et ModelSim, avec Ping Pas de PHY activé et le mode d’étalonnage défini sur Quick ou Full.
La solution à ce problème est de faire une des solutions suivantes : définissez le mode d’étalonnage sur Skip ; utilisez Verilog au lieu de VHDL ; Ou utiliser un autre simulateur.
Ce problème sera résolu dans une version ultérieure.