Le cœur IP 40-100 GbE à faible latence implémente de manière incorrecte la spécification Avalon-MM sur l’interface de contrôle et d’état

L’interface de contrôle et d’état du cœur IP à faible latence 40-100GbE donne accès aux registres des cœurs IP et est sensé être mis en œuvre le protocole esclave d’interface Avalon-MM. Cependant, le cœur IP ne ne pas implémenter correctement ce protocole. Plus précisément, la status_waitrequest sortie signal ne respecte pas la spécification. Le cœur IP ne pas de signaux de ce signal tant que l’application ne désélère pas status_read l’entrée ou l’entrée status_write Signal.

Selon la spécification du protocole Avalon-MM, le maître (l’application) doit tenir le signal de demande de lecture ou d’écriture revendiqué jusqu’à ce que l’esclave dévère le signal du délai d’attente. Toutefois, avec mise en œuvre actuelle du cœur DE PI, le cœur ip assume à tort demandes multiples si le maître affirme la demande de lecture ou d’écriture signal lorsque le signal d’affluence est signalé.

Pour plus d’informations sur la spécification Avalon-MM, reportez-vous à à Avalon Caractéristiques de l’interface.

Pour contourner ce problème, l’application doit nouvelle demande de lecture ou d’écriture (affirmation status_read status_write ou) uniquement lorsque le status_waitrequest signal est signalé, et doit tenir le ou le status_read status_write signal élevé pour un seul cycle d’horloge.

Ce problème est résolu dans la version 14.0 de la faible latence 40- et la fonction MAC et PHY MegaCore Ethernet 100 Gbit/s.