Avertissement critique : le débit de l’horloge PLL |wire_pll1_clk[0] qui alimente le cœur a une fréquence de sortie illégale de <pll clock="" frequency="" high="" speed=""> qui doit être inférieur à <device clock="" fmax="" network=""></dev...

En raison d’un problème dans les versions 10.0, 10.0 SP1, 10.1 et 10.1 du logiciel Quartus® II, il est possible que vous voyiez cet avertissement critique lors de la mise en œuvre de la mégafunction ALTLVDS_TX en utilisant le mode PLL externe. Lorsque vous utilisez le mode PLL externe, vous devez ajouter des registres sur votre RTL avant le port tx_in, et ces registres doivent être cadenagés avec le débit PLL qui est utilisé comme le « parallèle » ou le « coreclk » à vitesse lente, qui est égal au taux de données divisé par le facteur de s serialization.

Ce problème se produit si vous activez l’option Utiliser une PLL externe sur la page générale du gestionnaire de plug-in MegaWizard™ de ALTLVDS_TX gestionnaire de plug-in après avoir sélectionné tx_coreclock ou tx_inclock comme valeur du port d’entrée « tx_in » de registre à l’aide du paramètre de la page des paramètres de fréquence/PLL. En raison du problème se trouvant dans le logiciel Quartus II, il est possible que le fichier de variation ALTLVDS_TX soit écrit de manière incorrecte afin que l’horloge à grande vitesse de la PLL soit connectée aux registres. Cela peut violer la Fmax du réseau d’horloge du périphérique.

Pour vérifier si votre conception est affectée par ce problème, ouvrez le fichier de variation et recherchez le paramètre suivant ou générique :

• Verilog HDL (dans la section defparam) : ALTLVDS_TX_component.registered_input
• VHDL (dans la section GENERIC MAP) : registered_input

Le paramètre correct doit être OFF lors de l’utilisation du mode PLL externe. La valeur peut être définie incorrectement sur TX_CORECLOCK TX_INCLOCK ou .

Pour résoudre ce problème, suivez ces étapes :

1. Ouvrez la varation ALTLVDS_TX à l’aide du gestionnaire de plug-in MegaWizard
2. Sur la page générale, désactivez l’option Utiliser une PLL externe
3. Sur la page des paramètres de fréquence/PLL, désactivez le port d’entrée « tx_in » du registre des options à l’aide de
4. Revenez à la page générale et réactivez l’option Utiliser une PLL externe
5. Cliquez sur Terminer pour que ces modifications soient apportées au fichier de variation

Ce problème est résolu à partir de la version 11.0 du logiciel Quartus II.