ID de l'article: 000085387 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi l’interruption de lecture des données est-elle activée sur mem_dq bus même si je ne change pas d’adresse de ligne pendant l’opération de lecture à l’aide du contrôleur DDR3 SDRAM UniPHY et du contrôleur Altmemphy ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de l’implémentation d’un contrôleur mémoire DDR3 SDRAM UniPHY et d’un contrôleur mémoire Altmemphy, l’utilisateur remarquera que, pendant le fonctionnement de la lecture, mem_dq bus ne donne pas de rafale continue même lorsqu’aucune adresse de ligne n’est modifiée. Vous verrez également ce comportement dans la simulation.

    Résolution

    Vous devez mettre à jour manuellement CFG_RDBUFFER_ADDR_WIDTH dans alt_mem_ddrx_controller.v HDL pour y remédier.

    Définissez CFG_RDBUFFER_ADDR_WIDTH sur :
    Plein débit - 8
    Demi-taux - 7
    Taux trimestriel - 6

    Ce problème sera résolu dans une version ultérieure du logiciel Quartus® II.

    Produits associés

    Cet article concerne 8 produits

    FPGA Stratix® V GX
    FPGA Stratix® III
    FPGA Stratix® II GT
    FPGA Stratix® II GX
    FPGA Stratix® IV E
    FPGA Stratix® V GT
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    Avertissement

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