ID de l'article: 000085313 Type de contenu: Dépannage Dernière révision: 30/06/2014

Quelle horloge de sortie dois-je connecter au Intel FPGA IP PHY natif lorsque j’utilise un fPLL comme émetteur-récepteur TX PLL sur Stratix® V, Arria® V et Cyclone® V ?

Environnement

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Descriptif

L’horloge de sortie utilisée pour se connecter au Intel® FPGA IP PHY natif lors de l’utilisation d’un fPLL en tant que PLL TX d’émetteur-récepteur sur Stratix® V, Arria® V et Cyclone® V des émetteurs-récepteurs varie selon que la reconfiguration dynamique du fPLL est activée ou non.

Résolution

Lorsque la reconfiguration dynamique du fPLL n’est pas activée, vous devez connecter le port fPLL « outclk_0 » au port « ext_pll_clk » de PHY natif.

Lorsque la reconfiguration dynamique du fPLL est activée, vous devez vous connecter au port fPLL « phout[0] » au port « ext_pll_clk » de PHY natif. Le port « phout » est activé en sélectionnant l’option « Activer l’accès au port de sortie DPA PLL » de l’onglet « Paramètres » de l’éditeur de paramètres PLL.

Produits associés

Cet article concerne 9 produits

FPGA Stratix® V
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GX
FPGA Arria® V GZ
FPGA Arria® V GT

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