La traduction de l’adresse Qsys pour le port CRA de l’IP dure Avalon®-MM pour PCI Express® est incorrecte lorsqu’il s’agit d’utiliser VHDL comme langue de génération.
Ce problème ne se produit pas lors de l’utilisation de Verilog HDL.
Pour contourner ce problème dans VHDL, modifiez manuellement le fichier VHDL généré :
Ouvrez le fichier Qsys .vhd, identifiez le altpcie_< device family>_hip_avmm_hwtcl
composant.
Changez de ligne à partir de :CraAddress_i : in std_logic_vector(11 downto 0)
ÀCraAddress_i : in std_logic_vector(13 downto 2)
Ce problème devrait être résolu dans une version ultérieure du logiciel Quartus® II.