Horloge à demi-taux non connectée lorsque le partage de l’horloge est activé

Si vous créez un contrôleur mémoire avec les hautes performances Options de partage d’horloge du contrôleur II et de plusieurs contrôleurs activé dans SOPC Builder, l’horloge à demi-taux n’est pas connectée.

Ce problème affecte tous les modèles qui utilisent les hautes performances architecture du contrôleur II avec l’horloge à plusieurs contrôleurs Option de partage activée dans SOPC Builder.

Le pont interne à demi-taux pour le contrôleur PLL de partage ne fonctionne pas.

Pour connecter l’horloge de demi-taux, effectuez les étapes suivantes :

1. Modifier le contrôleur PLL de haut niveau du contrôleur PLL de partage fichier pour inclure le port d’entrée de l’horloge demi-taux comme dans les éléments suivants Exemple:

Verilog HDL

modulenom ( sys_clk_in, soft_reset_n, sys_half_clk_in input sys_clk_in; Entrée sys_half_clk_in ; input soft_reset_n; .sys_clk_in(sys_clk_in), .sys_half_clk_in(sys_half_clk_in),.soft_reset_n(soft_reset_n),

VHDL

ENTITY name_master> de IS PORT ( sys_clk_in : IN STD_LOGIC; sys_half_clk_in : IN STD_LOGIC ; soft_reset_n : IN STD_LOGIC; COMPONENT _controller_phy PORT ( sys_clk_in : IN STD_LOGIC; sys_half_clk_in : IN STD_LOGIC ; soft_reset_n : IN STD_LOGIC; sys_clk_in => sys_clk_in, sys_half_clk_in = > sys_half_clk_inaux_full_rate_clk => aux_full_rate_clk,

2. Modifiez le fichier haut niveau SOPC pour connecter le demi-débit horloge de la source au contrôleur de partage comme dans les éléments suivants Exemple:

Verilog HDL

nom the_ ( .soft_reset_n (clk_0_reset_n), .sys_half_clk_in (de name_master>), .sys_clk_in ( _phy_clk_out)

VHDL

component nom is port ( -- inputs: signal soft_reset_n : IN STD_LOGIC; Signal sys_half_clk_in : IN STD_LOGIC ; signal sys_clk_in : IN STD_LOGIC; the_ nom : port map( soft_reset_n => clk_0_reset_n, sys_half_clk_in = _aux_half_rate_clkde > out_clk_ name_master>, sys_clk_in => internal_ _phy_clk_out

Ce problème sera résolu dans une version ultérieure.