ID de l'article: 000084992 Type de contenu: Dépannage Dernière révision: 16/05/2014

Les Altera fournissent-elles des spécifications de temps d’élévation et d’automne pour les signaux d’entrée JTAG TCK, TMS et TDI ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Altera® ne fournit pas de spécifications de temps d’élévation et d’automne pour les signaux d’entrée JTAG TCK, TMS et TDI.

Vous pouvez vous référer à la fréquence de périphérie du signal d’entrée Livre blanc sur les conseils (PDF) pour obtenir de plus amples informations à ce sujet.

Produits associés

Cet article concerne 38 produits

FPGA Cyclone® V GX
FPGA Arria® V GZ
FPGA Stratix® V GS
FPGA Stratix® II GX
FPGA Stratix® II
FPGA Arria® V GX
FPGA Stratix® V GT
FPGA Arria® V GT
Périphériques ASIC HardCopy™ III
FPGA Stratix® III
FPGA Stratix® II GX
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Stratix® II GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA Stratix®
CPLD MAX® V
FPGA Stratix® GX
FPGA Arria® GX
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
Périphériques ASIC HardCopy™ IV GX
FPGA SoC Cyclone® V SE
FPGA Cyclone® IV E
FPGA SoC Arria® V SX
FPGA SoC Arria® V ST
FPGA Cyclone®
CPLD MAX® II
CPLD MAX® II Z
Périphériques ASIC HardCopy™ IV E
FPGA Cyclone® III LS
FPGA Stratix® IV E
FPGA Cyclone® V GT
FPGA Cyclone® III
FPGA Stratix® V GX
FPGA GX Cyclone® IV
FPGA Cyclone® II

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.