Le contrôleur DMA disponible dans SOPC Builder se bloque si les composants sources ou de destination affirment un délai d’attente, ce qui fait que le FIFO du contrôleur DMA atteigne un état vide ou complet. Il existe également un problème connu lorsque le DMA effectue des lectures provenant de composants à faible latence tels que la mémoire SSRAM ou la mémoire sur puce. La latence interne du contrôleur DMA est parfois supérieure à la latence de lecture du composant connecté au maître de lecture DMA, ce qui entraîne une détérioration du débit de transfert.
Ce problème se produit lorsque le composant connecté au maître de lecture DMA possède une latence de cycles d’horloge de 0 à 3. Pour améliorer le débit de transfert, augmentez la latence de lecture du composant connecté au maître de lecture DMA. Si le composant ne possède pas de paramètre de latence de lecture, vous pouvez augmenter la latence en insérant des ponts de pipeline entre le maître de lecture DMA et le composant. Les ponts de pipeline peuvent être enchaînés ensemble pour ajouter plusieurs cycles d’horloge de latence de lecture à un composant.
Lors de l’ajout du ou des ponts de pipeline, il est recommandé de placer l’adresse esclave du pont sur 0x0. Cela empêchera l’espace d’adresse de votre système de changer. Pour augmenter la latence de lecture d’un composant connecté au pont à trois états, vous pouvez activer une inscription supplémentaire dans les paramètres du pont trois états, ce qui accroît la latence de lecture d’un cycle d’horloge.