ID de l'article: 000084772 Type de contenu: Messages d'erreur Dernière révision: 22/04/2015

Erreur (177021) : le pilote <altclkctrl instance="" name=""> d’horloge externe sd1 ne peut pas avoir un paramètre ENA_REGISTER_MODE de double reg</altclkctrl>

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP ALTCLKCTRL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous verrez ce message d’erreur dans le logiciel Quartus® II lors de l’utilisation du méga jeu de fonctions ALTCLKCTRL pour le chemin externe et le port 'ena'. Cela affecte les familles de dispositifs Stratix® V, Arria® V et Cyclone® V.

    Le seul paramètre légal pris en charge pour Comment voulez-vous enregistrer le port 'ena' est le « bord de chute de l’horloge d’entrée ». Cependant, en raison d’un bogue dans le logiciel Quartus II jusqu’à la version 13.0 SP1, vous recevrez l’erreur suivante lors de la compilation de la conception lors de l’utilisation de cette option dans la méga fonction ALTCLKCTRL :

    Erreur (15845) : valeur illégale « falling edge » pour ena_register_mode paramètre dans le bloc d’activation de l’horloge « <altclkctrl instance name> sd1 » -- la valeur doit être un double registre lorsque l’entrée ENA est utilisée, et le type d’horloge est « External Clock Output ».

    Résolution

    Si vous avez besoin d’utiliser un méga jeu de fonctions ALTCLKCTRL pour le chemin externe et le port \'ena\' dans les familles de périphériques concernées, contactez mySupport et fournissez le numéro de référence suivant pour une solution de contournement : rd08082013_561.

    Ce problème est résolu dans la Intel® Quartus® 13.1.

    Produits associés

    Cet article concerne 15 produits

    FPGA SoC Cyclone® V SX
    FPGA Stratix® V E
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE
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    FPGA Stratix® V GT
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    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
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