ID de l'article: 000084687 Type de contenu: Information et documentation de produit Dernière révision: 11/09/2012

Comment connecter des ports csr_debugaccess et csr_burst_count générés par le contrôleur SDRAM DDR3 à UniPHY ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Vous verrez les ports csr_debugaccess et csr_burst_count qui sont générés par l’IP du contrôleur SDRAM DDR3 avec UniPHY dans Quartus® Version 11.0 du logiciel II lorsque vous avez activé l’option Configuration et registre d’état (CSR). Ces ports sont exportés même s’ils ne sont pas activés par le port RSE.

Vous pouvez lier csr_debugaccess à 0 et csr_burst_count à 1.

Les définitions de ces deux signaux se trouvent dans le document Avalon caractéristiques de l’interface (PDF).

Les ports seront supprimés dans la version ultérieure de l’IP.

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