ID de l'article: 000084633 Type de contenu: Dépannage Dernière révision: 31/12/2013

Pourquoi les signaux d’entrée sensibles de périphérie de l’émetteur-récepteur n’ont-ils pas d’effet sur les émetteurs-récepteurs Cyclone V, Arria V et Stratix V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous pilotez les périphériques Cyclone® V, Arria® V et Stratix® V, les signaux sensibles de périphérie de l’émetteur-récepteur, tels que le signal rx_std_wa_patternalign, vous devez toujours respecter les exigences de largeur minimale de pouls. La largeur minimale typique des pulsations est de deux cycles d’horloge parallèles.

Résolution

 

Produits associés

Cet article concerne 8 produits

FPGA Arria® V GX
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V SX
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ

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