En raison d’un problème dans la ALTDQ_DQS2 mégafunction dans le logiciel Quartus® II, un problème peut survenir à la sortie du bloc logique DQS, ce qui peut entraîner des erreurs de lecture aléatoires lors des tests PVT. Votre conception est affectée si les trois conditions suivantes sont vraies :
1. Le protocole personnalisé est basé sur le yédbe, où l’option bidirectionnelle Make capture est activée dans le ALTDQ_DQS2 MegaWizard™ GUI.
2. Le bloc d’activation DQS est utilisé, où l’option De capture d’utilisation est activée dans l’option de bloc d’activation ALTDQ_DQS2 MegaWizard (applicable aux familles Arria® V GZ et Stratix® V uniquement).
3. Si la fréquence mémoire fonctionne dans la plage affectée :
• Cyclone® V E/GX/GT/SE/SX/ST & SoC : toutes les fréquences
• Arria® V GX/GT/SX/ST & SoC : toutes les fréquences
• Arria® V GZ : < 445 MHz
• Stratix® V (-1/2 speed grade) : <480 MHz
• Stratix® V (-3/4 vitesse grade) : <445 MHz
Si votre conception est affectée, Altera recommande la solution de contournement suivante. Notez que la mise à niveau du logiciel Quartus est nécessaire pour la solution de contournement.
• Pour les familles Arria® V (à l’exception de GZ) et Cyclone® V : mise à niveau vers le logiciel Quartus version 14.0 et plus récente
• Pour les familles Arria® V GZ et Stratix® V : mise à niveau vers le logiciel Quartus version 13.1 et plus récente
Veuillez vous référer à la solution de contournement dans ALTDQ_DQS2_DQS_Logic_Block fichier PDF pour votre application.