Descriptif
Pour activer instantanément un module VHDL dans une conception Verilog, assurez-vous que les deux fichiers se trouvent dans le même répertoire et qu’ils ont été ajoutés au projet pour la compilation. Ensuite, créez instantanément la conception VHDL de niveau inférieur par son nom dans le fichier Verilog.
Voici un exemple de fichier Verilog de haut niveau appelé top_ver.v qui instantanément un fichier VHDL de niveau inférieur appelé bottom_vhdl.vhd :
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module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
Notez que cela est pris en charge par la synthèse directe dans le logiciel Quartus II. Cela peut être ou non pris en charge dans d’autres outils EDA. Consultez le fournisseur de l’outil pour plus d’informations.