Descriptif
Oui, depuis la version 9.0 du logiciel Quartus® II, les modèles de synchronisation des chaînes de retard de sortie des DDIO ont été mis à jour pour les périphériquesStratix® III. Ces chaînes de retard ont été incorrectement modélisées dans les versions 9.0 et antérieures du logiciel Quartus II. Les chaînes de retard de sortie des DDIO sont identifiées comme «T4 (DDIO_MUX) » dans lasection récapitulatif des chaînes d’elay de la compilation du logiciel Quartus II report, et ne sont pas programmables par l’utilisateur. Les modèles de synchronisation de la version 9.0 SP1 du logiciel Quartus II ont été mis à jour pour résoudre ce problème. Cette mise à jour élimine les possibilités de défaillances fonctionnelles matérielles dans vos conceptions en mettant en œuvre des sorties à deux débits de données.
Ce problème affecte tous les modèles Stratix III mettant en œuvre des sorties à deux débits de données en utilisant les mégafunctions ALTDDIO_OUT, ALTDQ_DQS et ALTMEMPHY. Si votre conception implémente une de ces mégafunctions,suivez ces étapes pour réanalyser les marges de synchronisation avec le logiciel Quartus II version 9.0 SP1 :
De plus, si votre conception implémente des interfaces DIMM DDR3 ou des interfaces de composants DDR3 avec mise à niveau (topologie en série pour les signaux d’adresse/de commande) reportez-vous à la solution connexe ci-dessous pour plus de détails sur les changements du modèle de synchronisation de la chaîne de retard de niveler l’écriture.