ID de l'article: 000083440 Type de contenu: Dépannage Dernière révision: 25/06/2018

Pourquoi les émetteurs-récepteurs ne réinitialiseraient-ils pas correctement lors de l’utilisation du Intel® FPGA IP Interlaken (2e génération) sur Intel® Stratix® 10 FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour Interlaken (2ᵉ génération)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 18.0 du logiciel Intel® Quartus® Prime et versions antérieures, l’affirmation du signal reset_n sur le Intel FPGA IP Interlaken (2e génération) ne réinitialisera pas les émetteurs-récepteurs contenus dans le cœur.

    Résolution

    Pour contourner ce problème, connectez manuellement le signal reset_n dans le module de ilk_uflex_ext de texte transparent contenu dans le cœur IP, comme indiqué ci-dessous :

    Code d’origine :

    uflex_ilk_hard_pcs_xcvr (nº)

    . NUM_LANES (NUM_LANES),

    ...

    )C2_XCVR (

    réinitialiser le contrôleur

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n

    ...

    Code de contournement :

    ...

    ) C2_xcvr (

    réinitialiser le contrôleur

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n (reset_n),

    ...

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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