ID de l'article: 000083328 Type de contenu: Dépannage Dernière révision: 14/08/2018

Pourquoi le réglage Retrain Link with Perform Equalization bit (Exécuter un bit d’élécularisation) sur 1 entraîne-t-il le Intel® Arria® port racine PCIe* 10 Gen3 à la vitesse de train vers le bas ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Le recyclage d’une liaison de port racine PCIe* 10 Gen3 Intel® Arria® avec un bit d’élécularisation (registre Link Control 3 0x304 bit[0]) et de reformation du bit de liaison (registre du contrôle de liaison et de l’état 0x90 bit[5]) défini sur 1 peut faire tomber le lien Gen3 vers le bas du train à la vitesse Gen1. Contrairement au bit de liaison de recyclage, le bit d’énociation performeur ne s’efface pas automatiquement après avoir été défini sur 1, ce qui fait que le LTSSM entre continuellement dans l’état d' equalisation et le délai d’arrêt.

Résolution

Pour contourner ce problème, effacez le bit d’élévation en 0 pendant la phase 3 de péréquation (ltssmstate : 0x1E) avant le timeout (24 ms). Ce problème ne sera pas résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

Produits associés

Cet article concerne 4 produits

FPGA et FPGA SoC Intel® Arria® 10
FPGA Intel® Arria® 10 GX
FPGA Intel® Arria® 10 GT
FPGA SoC Intel® Arria® 10 GX

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