ID de l'article: 000083244 Type de contenu: Dépannage Dernière révision: 15/11/2011

Échec de compilation des cœurs UniPHY ciblant Arria V et Cyclone V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Pour les interfaces DDR2 et DDR3 ciblant Arria V ou Cyclone Appareils V avec le paramètre Activer l’interface de mémoire externe dure activé et active la configuration et l’état du registre Le paramètre d’interface activé, votre conception peut tomber en panne dans la compilation avec une erreur similaire à celle suivante :

    Error: Can't route signal "dut:inst|dut_0002:dut_inst|dut_p0:p0| dut_p0_acv_hard_memphy:umemphy|csr_afi_cal_success" to atom "dut:inst|dut_0002:dut_inst|dut_p0:p0|dut_p0_acv_hard_memphy: umemphy|dut_p0_phy_csr:phy_csr_inst|csr_register_0004[24]".

    Ce problème sera résolu dans une version ultérieure de la DDR2 et Contrôleur SDRAM DDR3 avec UniPHY.

    Résolution

    Dans un éditeur de texte, ouvrez le fichier RTL submodules/_p0_acv_hard_memphy.v

    Dans le fichier ci-dessus, modifiez les lignes suivantes :

    assign csr_afi_cal_success = afi_cal_success;� assign csr_afi_cal_fail = afi_cal_fail;

    À

    assign csr_afi_cal_success = io_intaficalsuccess;� assign csr_afi_cal_fail = io_intaficalfail;

    Produits associés

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    Circuits programmables Intel®

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