ID de l'article: 000083199 Type de contenu: Dépannage Dernière révision: 12/10/2018

Pourquoi le Intel® Stratix® cœur IP Ethernet 40 Gbit/s à faible latence de 10 Gbit/s ne détecte-t-il pas et ne signale-t-il pas les paquets avec une longueur d’image de moins de 0x10000 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet faible latence 40G pour Arria® 10 et Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’une limitation de code, le compteur de longueur de trame du Intel® Stratix® cœur IP Ethernet 40 Gbit/s à faible latence de 10 Gbit/s débordera lorsque la longueur de la trame est supérieure ou égale à 0x10000h. L’IP Ethernet 40 Gbit/s Intel® Stratix® à faible latence de 10 Gbit/s ne détecte pas que la longueur du paquet est supérieure à la longueur définie dans les registres MAX_TX_SIZE_CONFIG/MAX_RX_SIZE_CONFIG et, par conséquent, les registres des compteurs de trames de flétrissement ne seront pas incrémentés pour indiquer la réception d’une trame fléchée.

    Résolution

    Pour contourner ce problème, utilisez une trame de moins de 0x10000h d’octets.

    Ce problème a été résolu à partir de la version 18.1 du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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