ID de l'article: 000083198 Type de contenu: Dépannage Dernière révision: 14/05/2018

Pourquoi les ports Ax, Ay, Az et Chainin ne sont-ils pas manquants dans le symbole de bloc et le modèle d’instanciation HDL du Intel® Stratix® 10 Native Floating Point DSP IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour virgule flottante native DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’IP DSP en virgule flottante Intel® Stratix® 10 natifs dans la version 17.1 du logiciel Prime Pro Intel® Quartus®, vous pouvez observer que les ports Ax, Ay, Az et Chainin ne se trouvent pas dans le symbole de bloc et le modèle d’instancisation HDL si l’IP est configurée avec vector mode 2.

    Résolution

    Ce problème a été résolu à partir de la version v18.0 du logiciel Intel Quartus Prime Pro.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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