Les paramètres de simulation suivants dans les fichiers Mac et PHY Ethernet 40 et 100 Gbit/s à faible latence Intel® FPGA IP testbench ne sont pas expliqués dans le guide de l’utilisateur. Reportez-vous aux définitions suivantes :
SYNOPT_FULL_SKEW — Prise en charge d’une tolérance totale aux en-cas de torsadage en fonction des spécifications de l’IEEE. Dans l’exemple testbench, cette fenêtre est désactivée pour accélérer le temps d’initialisation.
RST_CNTR — Contrôle les retards de réinitialisation du processus de réinitialisation PMA. Il est défini sur 6 dans la simulation pour accélérer l’initialisation. Ignorez ce paramètre pour la synthèse et conservez la valeur par défaut.
CREATE_TX_SKEW — Simulation de voie à voie, voie par voie.
Il est important que vous ne modifiez pas ces paramètres, sinon la simulation pourrait tomber en panne. Ces paramètres peuvent être supprimés dans les futures versions du logiciel Quartus® II.
Ces définitions ne doivent pas être ajoutées à la documentation.