ID de l'article: 000083085 Type de contenu: Dépannage Dernière révision: 26/03/2018

Pourquoi l’exemple de conception de l’IP logicielle Stratix® 10 100G Ethernet générée avec RS-FEC ne parvient-il pas à terminer la simulation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour faible latence 100G Ethernet pour Arria® 10 et Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le banc d’essai de simulation de la conception d’exemple générée par la version 17.1.1 du logiciel Quartus® Prime Pro, la simulation ne se termine pas. Vous verrez la simulation se bloquer au paquet 10 comme indiqué ci-dessous.

    ***************************************************

    Recevoir prêt ******************

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    Transmission des données de test

    ** Envoi du paquet 1...

    ** Envoi du paquet 2...

    ** Envoi du paquet 3...

    ** Envoi du paquet 4...

    ** Envoi du paquet 5...

    ** Envoi du paquet 6...

    ** Envoi du paquet 7...

    ** Envoi du paquet 8...

    ** Envoi du paquet 9...

    ** Envoi du paquet 10...

    Résolution

    Pour contourner ce problème, remplacez le banc de test généré d’origine <votre exemple de projet>/example_testbench/basic_avl_tb_top.v par ce nouveau banc d’essai.

    Ce problème devrait être résolu dans une future version du logiciel Quartus® Prime Pro.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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