ID de l'article: 000083085 Type de contenu: Dépannage Dernière révision: 26/03/2018

Pourquoi la carte IP soft Ethernet 10 100G générée Intel® Stratix® avec exemple RS-FEC ne réalise-t-elle pas la simulation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour faible latence 100G Ethernet pour Arria® 10 et Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le testbench de simulation de la conception de l’exemple générée par le logiciel Intel® Quartus® Prime Pro version 17.1.1, la simulation ne parvient pas à se terminer.  La simulation est suspendue au paquet 10, comme indiqué ci-dessous.

     

    ***************************************************

    Recieve Ready ******************

    ***************************************************

    Transmission des données de test

    ** Envoi de paquet 1...

    ** Envoi de paquets 2...

    ** Envoi de paquet 3...

    ** Envoi de paquets 4...

    ** Envoyer un paquet 5...

    ** Envoi de paquet 6...

    ** Envoi de paquet 7...

    ** Envoi de paquets 8...

    ** Envoi de paquets 9...

    ** Envoi de paquets 10...

    Résolution

    Pour contourner ce problème, remplacez le projet d’exemple de testbench /example_testbench/basic_avl_tb_top.v par ce nouveau testbench.

    Ce problème devrait être résolu dans une version ultérieure du logiciel Intel® Quartus® Prime Pro.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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