Exemple de projet ne parvient pas à simuler lorsque la compatibilité hardcopy est activée pour les interfaces de mémoire externe UniPHY

L’exemple de projet pour les conceptions générées avec HardCopy Le mode de compatibilité activé peut ne pas simuler.

La solution à ce problème est de modifier deux fichiers, comme suit :

1. Dans un éditeur de texte, ouvrez le fichier _example_design/simulation/_example_sim/ submodules/_example_sim__example_sim.v
2. Dans le fichier ci-dessus, changez de ligne .INIT_FILE = (“dut_dut_e0_if0_p0_sequencer_rom.v”) À .INIT_FILE = (“_example_sim__example_sim_e0_if0_p0_sequencer_rom.v”)
3. Dans un éditeur de texte, ouvrez le fichier _example_design/simulation/_example_sim.qsf
4. Dans le fichier ci-dessus, ajoutez les lignes suivantes : set_global_assignment -name EDA_TEST_BENCH_FILE _example_sim/submodules/hc_rom_reconfig_gen.sv - section_id uniphy_rtl_simulation -hdl_version SystemVerilog_2005 Etset_global_assignment -name SOURCE_FILE _example_sim/submodules/_example_sim_ _example_sim_e0_if0_p0_sequencer_rom.hex