Problème critique
Ce problème affecte les produits DDR3.
En raison des modèles de synchronisation non finale, l’adresse et la commande par rapport à Relation d’horloge CK, et le DQS par rapport à la relation d’horloge CK peut échouer les vérifications de modèles de synchronisation pour le ciblage des modèles DDR3 trimestriels Arria les périphériques V. La conception qui en résulte peut s’avérer ne pas être robuste dans le matériel.
La solution de contournement pour les conceptions qui s’avèrent ne pas être robustes dans matérielle, est d’ajouter les contraintes de synchronisation suivantes à la SDC Fichier:
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -setup 0.400
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -hold -0.400
Les contraintes de synchronisation supplémentaires rendront les conceptions plus robustes sur une plus grande gamme de graines fitter ; cependant, l’analyse du timing toujours signaler l’adresse et la commande par rapport à l’horloge CK et au DQS par rapport à Échecs de la relation d’horloge CK. Les contraintes de synchronisation supplémentaires ne sera pas efficace sur toutes les graines du fitter.
Ce problème sera résolu dans une version ultérieure.